本發(fā)明涉及芯片，具體地涉及一種存儲器及其控制方法、電子設(shè)備。

背景技術(shù)：

1、如圖1所示，傳統(tǒng)存儲芯片通常包含一個(gè)或多個(gè)存儲器組，每個(gè)存儲器組內(nèi)又包含一個(gè)或多個(gè)存儲器塊。這些存儲器塊通過符合特定存儲器協(xié)議的標(biāo)準(zhǔn)接口與外部進(jìn)行通信，外部控制指令和數(shù)據(jù)傳輸均通過該接口的信號線進(jìn)行。在這種存儲架構(gòu)下，當(dāng)某個(gè)存儲器組或存儲器塊占用接口時(shí)，其余存儲器組或存儲器塊將無法與外界交互。此外，由于外部輸入的地址通常指向特定的存儲位置，而該位置對應(yīng)于某個(gè)存儲器組中的特定存儲器塊的存儲電路，因此每次操作僅由地址指向的存儲器塊執(zhí)行，而該存儲器組中的其他存儲器塊及其他存儲器組則不會參與該操作。這種集中式的工作模式隨著存儲芯片的迭代逐漸發(fā)展，已成為較為常見的存儲器工作模式。

2、然而，近年來，計(jì)算系統(tǒng)的計(jì)算需求和數(shù)據(jù)量持續(xù)增長，而存儲設(shè)備提供的帶寬卻未能與之匹配，導(dǎo)致傳統(tǒng)存儲芯片的工作模式逐漸無法滿足現(xiàn)代計(jì)算系統(tǒng)的需求。這種不匹配加劇了計(jì)算系統(tǒng)面臨的“存儲墻”問題，限制了系統(tǒng)的整體性能和效率。因此，迫切需要探索新的存儲架構(gòu)和工作模式，以應(yīng)對日益增長的計(jì)算量和數(shù)據(jù)傳輸需求。

3、為了緩解存儲帶寬瓶頸問題，通常有兩種方案可供選擇。第一種方案是增加并行工作的存儲設(shè)備數(shù)量，通過提升數(shù)據(jù)通道的數(shù)量來增加帶寬(圖2)。然而，隨著計(jì)算系統(tǒng)算力的提升，計(jì)算電路所占用的面積逐漸增大，增加存儲設(shè)備的數(shù)量同樣需要更多的面積資源。此外，控制這些存儲設(shè)備的控制器也進(jìn)一步占用了寶貴的面積空間，數(shù)據(jù)通路的增加也提高了系統(tǒng)的復(fù)雜程度。最終，采用此方案的系統(tǒng)整體性能提升有限，隨著面積資源的逐步耗盡，系統(tǒng)的優(yōu)化和發(fā)展反而面臨更大的瓶頸。

4、第二種方案是采用高性能存儲設(shè)備，如高帶寬存儲器(hbm)，通過增加單個(gè)存儲器的密度及接口信號數(shù)量來提高帶寬(圖3)。此方案在一定程度上緩解了帶寬瓶頸和前述方案的面積問題，但是，hbm等高帶寬存儲器仍然需要通過唯一的接口才能與cpu/gpu/npu等電路連接，因此其工作模式與傳統(tǒng)集中式工作模式類似。具體而言，外部只能通過這個(gè)存儲器接口，并根據(jù)輸入地址尋址定位到一個(gè)存儲器塊或多個(gè)相同地址的存儲器塊，才能進(jìn)行數(shù)據(jù)通信。因此，盡管此方案提高了同時(shí)執(zhí)行操作的存儲器塊數(shù)量，但仍然只有外部地址指向的部分存儲器塊執(zhí)行操作，而其他存儲器塊則不參與，這依然存在存儲資源的浪費(fèi)，限制了存儲器性能的進(jìn)一步提升。

5、因此，必要對現(xiàn)有存儲器加以改進(jìn)。

技術(shù)實(shí)現(xiàn)思路

1、針對以上問題，本發(fā)明提供了一種存儲器，包括存儲芯片及邏輯芯片，所述存儲芯片與所述邏輯芯片采用三維堆疊封裝的工藝封裝，所述存儲芯片包括多個(gè)存儲器組及與每一存儲器組對應(yīng)的接口，每一所述存儲器組均通過獨(dú)立的所述接口與所述邏輯芯片進(jìn)行數(shù)據(jù)交互。

2、可選地，所述存儲器還包括存儲器組控制器，所述存儲器組控制器與所述存儲器組一一對應(yīng)，并能夠響應(yīng)于所述邏輯芯片的控制指令控制對應(yīng)的所述存儲器組。

3、可選地，所述存儲器組控制器設(shè)置于所述存儲芯片，所述存儲器組控制器連接于對應(yīng)的所述存儲器組及所述接口之間。

4、可選地，所述存儲器組控制器設(shè)置于所述邏輯芯片，所述存儲器組控制器通過對應(yīng)的所述接口與對應(yīng)的所述存儲器組相連接。

5、可選地，不同的所述存儲器組控制器被配置為在同一時(shí)間控制對應(yīng)的所述存儲器組執(zhí)行完全不同、部分相同或全部相同的操作指令。

6、可選地，沿所述邏輯芯片與所述存儲芯片三維堆疊的方向，對應(yīng)于所述第一接口的位置，所述邏輯芯片設(shè)置有第二接口，所述第一接口與所述第二接口以hybrid?bonding工藝和/或tsv工藝沿所述邏輯芯片與所述存儲芯片三維堆疊的方向連接。

7、可選地，所述存儲芯片為flash存儲芯片、dram存儲芯片、sram存儲芯片、mram芯片或rram存儲芯片。

8、可選地，所述邏輯芯片包括運(yùn)算邏輯電路，所述運(yùn)算邏輯電路能夠執(zhí)行乘法、加法等計(jì)算操作。

9、可選地，所述三維堆疊封裝的工藝為：hybrid?bonding技術(shù)和/或tsv技術(shù)。

10、為了實(shí)現(xiàn)上述發(fā)明目的，本申請?zhí)峁┝艘环N存儲器的控制方法，所述控制器包括邏輯芯片及存儲芯片，所述存儲芯片包括多個(gè)存儲器組，包括步驟：

11、接收外部操作指令；

12、邏輯芯片基于外部操作指令發(fā)送用于控制存儲芯片的各存儲器組的控制指令；以及

13、各存儲器組響應(yīng)于對應(yīng)的控制指令與所述邏輯芯片進(jìn)行數(shù)據(jù)交互。

14、可選地，存儲器的控制方法還包括步驟：不同的所述存儲器組響應(yīng)于對應(yīng)的控制指令執(zhí)行完全不同、部分相同或全部相同的操作。

15、為了實(shí)現(xiàn)上述發(fā)明目的，本申請?zhí)峁┝艘环N電子設(shè)備，應(yīng)用上文所述的存儲器。

16、本申請?zhí)峁┑拇鎯ζ鳎?dāng)外部的操作指令輸入存儲器后，存儲器會將這些外部操作指令經(jīng)由邏輯芯片轉(zhuǎn)化為用于向各存儲器組控制器的控制指令，分別發(fā)送至對應(yīng)的存儲器組。因此，以讀操作為例，傳統(tǒng)架構(gòu)下的存儲器僅能夠根據(jù)地址信息，通過單一接口，每次從具體的存儲器組中的存儲器塊讀取數(shù)據(jù)，而本實(shí)施方式提供的存儲器由于采用了分布式架構(gòu)可以支持多個(gè)接口對存儲器內(nèi)不同存儲器組的同時(shí)訪問。

17、通過先進(jìn)封裝方式和分布式架構(gòu)設(shè)計(jì)，增加了存儲芯片對外通信的io接口數(shù)量，從根本上改變了存儲器對其內(nèi)部存儲器組與存儲器塊的訪問模式，由原先的集中式工作模式變?yōu)榱朔植际焦ぷ髂Ｊ?，從而支持存儲器組和存儲器塊在同一時(shí)間執(zhí)行相關(guān)操作，提高了存儲器的資源利用率，為高效計(jì)算提供了更大的數(shù)據(jù)帶寬，有效緩解了存儲器面臨的“存儲墻”瓶頸。

技術(shù)特征：

1.一種存儲器，其特征在于，包括存儲芯片及邏輯芯片，所述存儲芯片與所述邏輯芯片采用三維堆疊封裝的工藝封裝，所述存儲芯片包括多個(gè)存儲器組及與至少部分存儲器組對應(yīng)的第一接口，所述至少部分存儲器組通過獨(dú)立的所述第一接口與所述邏輯芯片進(jìn)行數(shù)據(jù)交互。

2.根據(jù)權(quán)利要求1所述的存儲器，其特征在于，所述存儲器還包括存儲器組控制器，所述存儲器組控制器與所述至少部分存儲器組一一對應(yīng)，并能夠響應(yīng)于所述邏輯芯片的控制指令控制對應(yīng)的所述存儲器組。

3.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，所述存儲器組控制器設(shè)置于所述存儲芯片，所述存儲器組控制器連接于對應(yīng)的所述至少部分存儲器組及所述第一接口之間。

4.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，所述存儲器組控制器設(shè)置于所述邏輯芯片，所述存儲器組控制器通過對應(yīng)的所述第一接口與對應(yīng)的所述存儲器組相連接。

5.根據(jù)權(quán)利要求2所述的存儲器，其特征在于，沿所述邏輯芯片與所述存儲芯片三維堆疊的方向，對應(yīng)于所述第一接口的位置，所述邏輯芯片設(shè)置有第二接口，所述第一接口與所述第二接口以hybrid?bonding工藝和/或tsv工藝沿所述邏輯芯片與所述存儲芯片三維堆疊的方向連接。

6.根據(jù)權(quán)利要求2-5中任一項(xiàng)所述的存儲器，其特征在于，不同的所述存儲器組控制器被配置為在同一時(shí)間控制對應(yīng)的所述存儲器組執(zhí)行完全不同、部分相同或全部相同的操作指令。

7.根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的存儲器，其特征在于，所述存儲芯片為flash存儲芯片、dram存儲芯片、sram存儲芯片、mram芯片或rram存儲芯片。

8.根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的存儲器，其特征在于，所述邏輯芯片包括運(yùn)算邏輯電路，所述運(yùn)算邏輯電路能夠執(zhí)行計(jì)算操作。

9.根據(jù)權(quán)利要求1-5中任一項(xiàng)所述的存儲器，其特征在于，所述三維堆疊封裝的工藝為：hybrid?bonding技術(shù)或tsv技術(shù)。

10.一種存儲器的控制方法，所述控制器包括邏輯芯片及存儲芯片，所述存儲芯片包括多個(gè)存儲器組，其特征在于，包括步驟：

11.根據(jù)權(quán)利要求10所述的存儲器的控制方法，其特征在于，包括步驟：

12.一種電子設(shè)備，其特征在于，應(yīng)用權(quán)利要求1-9中任一項(xiàng)所述存儲器。

技術(shù)總結(jié)
本發(fā)明涉一種存儲器及其控制方法、電子設(shè)備，其中，存儲器包括存儲芯片及邏輯芯片，所述存儲芯片與所述邏輯芯片采用三維堆疊封裝的工藝封裝，所述存儲芯片包括多個(gè)存儲器組及與至少部分存儲器組對應(yīng)的接口，所述至少部分存儲器組均通過獨(dú)立的所述接口與所述邏輯芯片進(jìn)行數(shù)據(jù)交互。通過先進(jìn)封裝方式和分布式架構(gòu)設(shè)計(jì)，增加了存儲芯片對外通信的接口數(shù)量，從根本上改變了存儲器對其內(nèi)部存儲器組與存儲器塊的訪問模式，由原先的集中式工作模式變?yōu)榱朔植际焦ぷ髂Ｊ剑瑥亩С执鎯ζ鹘M和存儲器塊在同一時(shí)間執(zhí)行相關(guān)操作，提高了存儲器的資源利用率，為高效計(jì)算提供了更大的數(shù)據(jù)帶寬，有效緩解了存儲器面臨的“存儲墻”瓶頸。

技術(shù)研發(fā)人員：陳沛毓,焉逢運(yùn),屈新宇,劉影,葉樂
受保護(hù)的技術(shù)使用者：杭州微納核芯電子科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/8