儲存數(shù)據(jù)數(shù)值在存儲單元的方法及存儲器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種包含相變化存儲器的可編程電阻值存儲器，且特別是有關(guān)于一種存儲器裝置的寫入周期，用于相變化存儲器的交錯式寫入與驗證。
【背景技術(shù)】
[0002]有關(guān)相變化存儲器及其他可編程電阻存儲器(programmable resistancememory)，為了將由電阻值范圍所代表的數(shù)據(jù)數(shù)值寫入存儲單元(memory cell)之中，一串的交替驗證操作與寫入操作可應(yīng)用于此存儲單元。相變化存儲器可為位交替(bit-alternative)存儲器，其中將第一存儲單元設(shè)定在第一電阻值范圍的驗證操作與寫入操作，可與將第二存儲單元設(shè)定在第二電阻值范圍的第二驗證操作與第二寫入操作屬于同一個寫入周期。為了將由兩不同電阻值范圍代表的兩筆數(shù)據(jù)數(shù)值寫入兩存儲單元之中，兩存儲單元的驗證操作可皆起始于一初始時間，而對此兩存儲單元的后續(xù)寫入操作可皆起始于一第二時間，并位于相同的寫入周期。然而，依據(jù)數(shù)據(jù)數(shù)值，驗證操作不是長于就是短于寫入操作。如此，對第一存儲單元進行較長寫入操作之后才進行較短驗證操作，需等待對第二存儲單元的較長的驗證操作結(jié)束后，才能起始第一存儲單元的較長的寫入操作。相仿地，對第二存儲單元進行較長驗證操作之后才進行較短寫入操作，需等待第一存儲單元的較長的寫入操作結(jié)束后，才能起始第二存儲單元的較長的寫入操作。如此的等待會降低整體的存儲器效能。
[0003]因此，需要能提供一種方法，當(dāng)在相同的寫入周期之中針對由不同電阻值范圍代表的數(shù)據(jù)數(shù)值進行寫入時，其能改進整體的存儲器效能。

【發(fā)明內(nèi)容】

[0004]提供一種儲存數(shù)據(jù)數(shù)值在存儲單元之中的方法。此存儲單元可在存儲器中，例如是相變化存儲器，其中多個存儲單元儲存由不同可編程電阻值范圍(progra_ableresistance ranges)所代表的數(shù)據(jù)數(shù)值。數(shù)據(jù)數(shù)值包含第一數(shù)據(jù)數(shù)值和一第二數(shù)據(jù)數(shù)值其中之一，其分別由一第一及一第二可編程電阻值范圍而表示。
[0005]本案一實施例中，在一寫入周期(cycle)，應(yīng)用具有一第一驗證周期的一第一驗證操作及具有一第一寫入周期的一第一寫入操作以儲存第一數(shù)據(jù)數(shù)值在該存儲單元，或應(yīng)用具有一第二驗證周期的一第二驗證操作及具有一第二寫入周期的第二寫入操作以儲存該第一數(shù)據(jù)數(shù)值在該存儲單元，該第二驗證周期長于該第一驗證周期，該第二寫入周期短于該第一寫入周期。寫入周期是短于第一寫入周期及第二驗證周期之和。
[0006]第一驗證周期起始于該寫入周期的一初始時間之后而結(jié)束于一第一時間延遲之后。該第一寫入周期起始于一第二時間延遲之后而結(jié)束于一終了時間延遲之前。該第二驗證周期起始于該初始時間之后而結(jié)束于一第三時間延遲之后，該第三時間延遲長于該第二時間延遲。該第二寫入周期起始于一第四時間延遲之后而結(jié)束于該終了時間延遲之前。
[0007]第一驗證周期及第一寫入周期是有關(guān)于該第一可編程電阻值范圍。第二驗證周期及第二寫入周期是有關(guān)于該第二可編程電阻值范圍。
[0008]包含第一存儲單元的多個存儲單元被耦接至多條位線，其中該第一驗證操作及該第一寫入操作是經(jīng)由這些位線之中的一第一位線(耦接至該第一存儲單元)而應(yīng)用至該第一存儲單元。在寫入周期，當(dāng)?shù)谝粩?shù)據(jù)數(shù)值被儲存在第一存儲單元之中，通過應(yīng)用一第二驗證操作及一第二寫入操作并經(jīng)由這些位線之中的一第二位線而儲存該第二數(shù)據(jù)數(shù)值在這些存儲單元之中的一第二存儲單元，該第二驗證操作具有該第二驗證周期，該第二寫入操作具有該第二寫入周期。
[0009]第一電阻值范圍的電阻值數(shù)值是低于第二電阻值范圍的電阻值數(shù)值，該第一寫入操作的電壓振幅低于該第二寫入操作的電壓振幅但高于該第一驗證操作與該第二驗證操作的電壓振幅。
[0010]在本案另一實施例中，第一寫入周期起始于該寫入周期的一初始時間之后而結(jié)束于一第三時間延遲之后。該第一驗證周期起始于一第四時間延遲之后而結(jié)束于一終了時間延遲之前。該第二寫入周期起始于該初始時間之后而結(jié)束于一第一時間延遲之后。該第二驗證周期起始于一第二時間延遲之后而結(jié)束于該終了時間延遲之前，該第二時間延遲短于該第三時間延遲。
[0011]存儲器裝置可用于執(zhí)行如上所述的方法。
[0012]本發(fā)明的其他方面與優(yōu)點可參閱后述的圖式、細詳說明、及權(quán)利要求范圍。
[0013]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下:
【附圖說明】
[0014]圖1繪示的波形圖顯示當(dāng)寫入由編程電阻值范圍所表示的數(shù)據(jù)數(shù)值時，在驗證及與入操作之間的等待時間。
[0015]圖2繪示的波形圖顯示將數(shù)據(jù)數(shù)值寫入在存儲單元之中的方法實施例，其中數(shù)據(jù)數(shù)值由第一及第二可編程電阻值范圍所表示。
[0016]圖3繪示的波形圖顯示第一及第二串(sequence)的操作，其用于寫入由第一及第二可編程電阻值范圍所表示的數(shù)據(jù)數(shù)值。
[0017]圖4繪示的波形圖顯示另一種將數(shù)據(jù)數(shù)值寫入在存儲單元之中的方法實施例，其中數(shù)據(jù)數(shù)值由第一及第二可編程電阻值范圍所表示。
[0018]圖5繪示的波形圖顯示另一種將數(shù)據(jù)數(shù)值寫入在存儲單元之中的方法實施例，其中用于寫入由第一及第二可編程電阻值范圍所表示的數(shù)據(jù)數(shù)值的寫入操作可具有不同電壓振幅。
[0019]圖6繪示的流程圖顯示一種將數(shù)據(jù)數(shù)值寫入在存儲單元之中的方法實施例，其中數(shù)據(jù)數(shù)值由第一及第二可編程電阻值范圍所表示。
[0020]圖7繪示的流程圖顯示另一種將數(shù)據(jù)數(shù)值寫入在存儲單元之中的方法實施例，其中數(shù)據(jù)數(shù)值由第一及第二可編程電阻值范圍所表示。
[0021]圖8繪示集成電路存儲器的簡化方塊圖，集成電路存儲器所包含的控制器能執(zhí)行上述方法。
[0022]【符號說明】
[0023]110、210、410:較短的驗證操作
[0024]115:第一等待時間
[0025]120、220、420:較長的驗證操作
[0026]130、230、430、530:較長的寫入操作
[0027]140、240、440:較短的寫入操作
[0028]145:第二等待時間
[0029]370:第一電阻值范圍
[0030]380:第二電阻值范圍
[0031]600:方法
[0032]610 ?640:步驟
[0033]800:集成電路存儲器
[0034]810:控制器
[0035]820:偏壓安排供應(yīng)電壓單兀
[0036]830:總線
[0037]840:列譯碼器
[0038]845:字線
[0039]860:存儲器陣列
[0040]865:全局位線
[0041]870:頁緩沖器
[0042]875:數(shù)據(jù)總線
[0043]880:行譯碼器
[0044]890:其他電路
[0045]T0:初始時間
[0046]T1:第一時間延遲
[0047]T2:第二時間延遲
[0048]T3:第三時間延遲
[0049]T4:第四時間延遲
[0050]TX:終了時間延遲
【具體實施方式】
[0051]各種實施例的詳細說明將并配合圖式作說明。以下說明將特別參照至特定的結(jié)構(gòu)實施例與方法。請了解本發(fā)明并非限制在特定揭露的實施例與方法，而可使用其他特征、元件、方法、及實施例予以實作。較佳的實施例是被說明以描述本發(fā)明，而非限制由權(quán)利要求項所定義的范圍。此技藝中的具有通常知識者應(yīng)可知曉此說明可有多種等效變異。相仿的元件相各種實施例中可共同參考至相仿的參考符號。
[0052]圖1繪示的波形圖顯示當(dāng)寫入由編程電阻值范圍所表示的數(shù)據(jù)數(shù)值時，在驗證及寫入操作之間的等待時間。在圖1中，第一串的交替驗證操作與寫入操作，是用于寫入由第一可編程電阻值范圍表示的數(shù)據(jù)數(shù)值，并顯示為應(yīng)用至第一位線(BL1電壓)的波形。第二串的交替驗證操作與寫入操作，是