用于sram的存儲單元及其讀寫方法
【專利摘要】本發(fā)明公開了一種用于SRAM的存儲單元及其讀寫方法。其中，該存儲單元包括：第一位線、第二位線、第三位線、第一字線和第二字線，其中，第一字線用于控制向存儲單元寫入由第一位線和/或第二位線所指示的電平狀態(tài)，第二字線用于控制從存儲單元讀出電平狀態(tài)，第三位線用于輸出讀出的電平狀態(tài)；第一晶體管，通過源極和漏極連接在第三位線與第二字線之間，通過柵極連接至第一位線與第二位線之間的晶體管組，晶體管組用于寫入第一位線與第二位線所指示的電平狀態(tài)。本發(fā)明解決了現(xiàn)有的SRAM的存儲單元的穩(wěn)定性的技術(shù)問題。
【專利說明】
用于SRAM的存儲單元及其讀寫方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造領(lǐng)域，具體而言，涉及一種用于SRAM的存儲單元及其讀寫方法。
【背景技術(shù)】
[0002]隨著互補金屬氧化物半導(dǎo)體(CMOS，Complementary Metal OxideSemiconductor)工藝要求的提高，當CMOS的工藝尺寸降到40nm甚至更低時，CMOS中的靜態(tài)隨機存儲器(SRAM，Static RAM)設(shè)計要求也隨之升高，但是在現(xiàn)有SRAM設(shè)計方案中，由于需要在CMOS的工藝尺寸的框架下對SRAM的限制，如何保障SRAM單元性能的穩(wěn)定性成為了亟待解決的問題。
[0003]現(xiàn)有的6T結(jié)構(gòu)的SRAM存儲單元其結(jié)構(gòu)如圖1所示，在現(xiàn)有的6T結(jié)構(gòu)中，通過一條字線(WL，Word Line)控制讀操作或?qū)懖僮?，同時讀操作和寫操作時都通過位線(BL，BitLine)或BLX進行，其中，
[0004]寫操作:當字線WL上的電平狀態(tài)為低電平時，存儲單元SRAM進行寫操作，通過WL的開啟，將M5和M6導(dǎo)通，通過位線BL和BLX將數(shù)據(jù)寫入存儲節(jié)點；
[0005]讀操作:當字線WL上的電平狀態(tài)為高電平時，存儲單元SRAM進行讀操作，通過WL的開啟，將M5和M6導(dǎo)通，由存儲節(jié)點提取數(shù)據(jù)并通過位線BL和BLX輸出。
[0006]然而，在實現(xiàn)寫操作和讀操作時，由于寫操作和讀操作使用同一端口，無法單一的改善寫性能或者讀性能，例如，當寫操作進行時，會由于與讀操作使用同一端口影響讀操作的進行。且隨著工藝技術(shù)節(jié)點的改進，工藝參數(shù)變化和噪聲的影響日益變大，對存儲單元的穩(wěn)定性提出了挑戰(zhàn)。針對上述的問題，目前尚未提出有效的解決方案。

【發(fā)明內(nèi)容】

[0007]本發(fā)明實施例提供了一種用于SRAM的存儲單元及其讀寫方法，以至少解決現(xiàn)有的SRAM的存儲單元的穩(wěn)定性的技術(shù)問題。
[0008]根據(jù)本發(fā)明實施例的一個方面，提供了一種用于SRAM的存儲單元，包括:第一位線、第二位線、第三位線、第一字線和第二字線，其中，上述第一字線用于控制向上述存儲單元寫入由上述第一位線和/或上述第二位線所指示的電平狀態(tài)，上述第二字線用于控制從上述存儲單元讀出電平狀態(tài)，上述第三位線用于輸出讀出的上述電平狀態(tài)；第一晶體管，通過源極和漏極連接在上述第三位線與上述第二字線之間，通過柵極連接至上述第一位線與上述第二位線之間的晶體管組，上述晶體管組用于寫入上述第一位線與上述第二位線所指示的上述電平狀態(tài)。
[0009]可選地，上述存儲單元還包括:第二晶體管和第三晶體管，其中，上述第二晶體管，通過源極連接在上述第一位線，通過漏極與上述晶體管組連接，通過柵極連接在上述第一字線；上述第三晶體管，通過源極與上述晶體管組連接，通過漏極連接在上述第二位線，通過柵極連接在上述第一字線；其中，上述第二晶體管和上述第三晶體管為NMOS管。
[0010] 可選地，上述晶體管組包括:第一 PM0S管、第一 NM0S管、第二PM0S管和第二NMOS 管，其中，上述第一 PM0S管，通過源極連接在電源，通過漏極連接在上述第二晶體管的漏極，上述第一 PM0S管的柵極連接至上述第二PM0S管的漏極與上述第二NM0S管的源極交點；上述第一 NM0S管，通過源極連接在上述第二晶體管的漏極，通過漏極接地，上述第一 NM0S管的柵極連接至上述第二PM0S管的漏極與上述第二NM0S管的源極交點；上述第二 PM0S管，通過源極連接在電源，通過漏極連接在上述第三晶體管的源極，上述第二PM0S管的柵極連接至上述第一 PM0S管的漏極與上述第一 NM0S管的源極的交點；上述第二NM0S 管，通過源極連接在上述第二PM0S管的漏極，通過漏極接地，上述第二NM0S管的柵極連接至上述第一 PM0S管的漏極與上述第一 NM0S管的源極的交點；其中，上述第一晶體管，通過柵極連接在上述第一 PM0S管的柵極與上述第一 NM0S管的柵極的交點，且通過柵極連接在上述第二PM0S管的漏極與上述第二NM0S管的源極的交點。
[0011] 可選地，上述晶體管組還包括:第四晶體管，通過源極連接至上述電源，通過漏極連接至上述第一 PM0S管的源極與上述第二PM0S管的源極之間，通過柵極連接至上述第二晶體管的漏極；其中，上述第一 PM0S管和上述第二PM0S管分別通過上述第四晶體管連接至上述電源，上述第四晶體管為PM0S管。
[0012] 可選地，上述第一晶體管為NM0S管。
[0013]根據(jù)本發(fā)明實施例的一個方面，提供了一種用于SRAM的存儲單元的讀取方法，包括:用于從上述用于SRAM的存儲單元中讀出所存儲的電平狀態(tài)，上述方法包括:將上述第三位線預(yù)置為第一電平；根據(jù)上述第一電平在上述第二字線上加載第二電平；根據(jù)上述第二電平判斷是否讀取上述存儲單元中所存儲的上述電平狀態(tài)；若判斷出讀取上述存儲單元中所存儲的電平狀態(tài)，則由上述第三位線讀出所存儲的上述電平狀態(tài)。
[0014] 可選地，上述若判斷出讀取上述存儲單元中所存儲的電平狀態(tài)，則由上述第三位線讀出所存儲的上述電平狀態(tài)包括:通過導(dǎo)通上述第一晶體管由上述第三位線讀出上述存儲單元中所存儲的上述電平狀態(tài)。
[0015]根據(jù)本發(fā)明實施例的一個方面，提供了一種用于SRAM的存儲單元的寫入方法，包括:用于從上述用于SRAM的存儲單元中寫入電平狀態(tài)，上述方法包括:將上述第二位線或上述第一位線預(yù)置為第三電平；根據(jù)上述第三電平在上述第一字線上加載第四電平；根據(jù)上述第四電平判斷是否向上述存儲單元寫入上述電平狀態(tài)；若判斷出向上述存儲單元寫入上述電平狀態(tài)，則將上述第二位線的電平狀態(tài)寫入上述存儲單元。
[0016] 可選地，上述若判斷出向上述存儲單元寫入上述電平狀態(tài)，則將上述第二位線的電平狀態(tài)寫入上述存儲單元包括:通過上述第四晶體管將上述第二位線的電平狀態(tài)寫入上述存儲單元。
[0017]在本發(fā)明實施例中，采用將SRAM存儲單元中讀操作與寫操作所使用的線路分離的方式，通過添加第二字線和第三位線，在第二字線與第三位線之間添加第一晶體管，使得在讀操作中與寫操作所處的線路分離，達到了 SRAM的存儲單元中讀操作和寫操作功能所使用的線路分離的目的，從而實現(xiàn)了提升SRAM穩(wěn)定性的技術(shù)效果，進而解決了現(xiàn)有的SRAM 的存儲單元的穩(wěn)定性的技術(shù)問題，進一步地，在本發(fā)明實施例中，在寫操作中通過在電源處添加第四晶體管，構(gòu)成了支持反饋電路，改善了寫容限。
【附圖說明】
[0018]此處所說明的附圖用來提供對本發(fā)明的進一步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當限定。在附圖中:
[0019]圖1是根據(jù)現(xiàn)有技術(shù)的一種6T的SRAM存儲單元結(jié)構(gòu)的示意圖；
[0020]圖2是根據(jù)本發(fā)明實施例的一種可選的用于SRAM的存儲單元的示意圖；
[0021]圖3是根據(jù)本發(fā)明實施例的一種可選的用于SRAM的存儲單元的寫入仿真示意圖；
[0022]圖4是根據(jù)本發(fā)明實施例的一種可選的存儲單元的讀取方法的流程示意圖；
[0023]圖5是根據(jù)本發(fā)明實施例的一種可選的存儲單元的寫入方法的流程示意圖。
【具體實施方式】
[0024]下文中將參考附圖并結(jié)合實施例來詳細說明本發(fā)明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。
[0025]實施例1
[0026]根據(jù)本發(fā)明實施例，還提供了一種用于SRAM的存儲單元，如圖2所示，該存儲單元包括:
[0027]I)第一位線202、第二位線204、第三位線206、第一字線208和第二字線210，其中，該第一字線208用于控制向存儲單元寫入由第一位線202和/或第二位線204所指示的電平狀態(tài)，該第二字線210用于控制從存儲單元讀出電平狀態(tài)，第三位線206用于輸出讀出的電平狀態(tài)；
[0028]2)第一晶體管212，通過源極和漏極連接在第三位線206與第二字線210之間，通過柵極連接至第一位線與第二位線之間的晶體管組，晶體管組用于寫入第一位線與第二位線所指示的電平狀態(tài)。
[0029]可選地，在本實施例中，上述存儲單元中的第一晶體管212可以包括但不限于:N型金屬 _ 氧化物 _ 半導(dǎo)體(NMOS，N-Mental-Oxide-Semiconductor)管。
[0030]應(yīng)當明確的是，本發(fā)明技術(shù)方案所要解決的問題之一是提供一種存儲單元，以便于提升靜態(tài)隨機存儲器(SRAM，Static RAM)穩(wěn)定性，其中，在存儲單元中，通過圖2所示的結(jié)構(gòu)為8T容量的存儲單元中的第三位線206、第二字線210和第一晶體管212將存儲單元中用于實現(xiàn)讀功能的線路，從原有讀功能與寫功能共用同一線路分離出來。
[0031]在本發(fā)明實施例中，如圖2所示，第三位線206以讀位線(RBL，Read Bite Line)為例，第二字線210以讀字線(RWL，Read Word Line)為例，第一晶體管212以M7為例進行說明:
[0032]上述讀操作可以包括但不限于以下兩種可選地實施方式:
[0033]I)讀“ I”操作:假定圖2中點B存儲數(shù)據(jù)為“ I”，RBL預(yù)先充電到“ I”，
[0034]當RWL當前為“O”時，導(dǎo)通M7，通過M7與點B間的線路讀取點B上的數(shù)據(jù)“ I ”，此時RBL保持電壓VDD狀態(tài)，通過與RBL連接的放大器SA對信號的放大讀出“I” ；
[0035]2)讀“O”操作:假定圖2中點B存儲數(shù)據(jù)為“0”，RBL預(yù)先充電到“1”，
[0036]當RWL當前為“O”時，導(dǎo)通M7，通過M7與點B間的線路讀取點B上的數(shù)據(jù)“0”，此時RBL放電，通過與RBL連接的放大器SA對信號的放大讀出“O”。
[0037]這里在進行讀操作時，RWL為“0”表述處于低電平，其中，設(shè)定在RWL處于低電平時才能使能讀操作，即觸發(fā)讀操作。由于圖2中點A存儲的數(shù)據(jù)與圖2中點B存儲的數(shù)據(jù)相反，即當點A存1時，點B存0 ;反之當點A存0時，點B存1，故在讀取時，當?shù)贸鳇cB的數(shù)據(jù)時，A點存的數(shù)據(jù)可根據(jù)上述方式推導(dǎo)而出，本發(fā)明實施例以讀取點B數(shù)據(jù)為例，讀取點A的數(shù)據(jù)亦同，此處不再贅述。
[0038]當然，以上只是一種示例，并不會對本發(fā)明構(gòu)成限定，例如，在上述實施例中，高低電平的表示方法還可以通過其他方式表示，本發(fā)明在此不作累述。這并不影響本發(fā)明技術(shù)方案的實施及其技術(shù)效果的實現(xiàn)，本發(fā)明對此也不作任何限定。
[0039]作為一種可選的方案，上述的存儲單元，還包括:
[0040]1)第二晶體管214,通過源極連接在所述第一位線，通過漏極與所述晶體管組連接，通過柵極連接在所述第一字線；
[0041]2)第三晶體管216,通過源極與所述晶體管組連接，通過漏極連接在所述第二位線，通過柵極連接在所述第一字線；
[0042]可選地，在本實施例中，上述第二晶體管214和第三晶體管216可以包括但不限于:N 型金屬-氧化物-半導(dǎo)體(NMOS，N-Mental-〇xide-Semiconductor)管。
[0043]作為一種可選的方案，上述在上述的存儲單元，包括:
[0044]1)第一 PM0S管218,通過源極連接在電源，通過漏極連接在第二晶體管的漏極，第一 PM0S管的柵極連接至第二PM0S管的漏極與第二NM0S管的源極交點；
[0045]2)第一 NM0S管220,通過源極連接在第二晶體管的漏極，通過漏極接地，第一 NM0S 管的柵極連接至第二PM0S管的漏極與第二NM0S管的源極交點；
[0046]3)第二PM0S管222,通過源極連接在電源，通過漏極連接在第三晶體管的源極，第二PM0S管的柵極連接至第一 PM0S管的漏極與第一 NM0S管的源極的交點；
[0047]4)第二NM0S管224,通過源極連接在第二PM0S管的漏極，通過漏極接地，第二 NM0S管的柵極連接至第一 PM0S管的漏極與第一 NM0S管的源極的交點；；其中，
[0048]可選地，在本實施例中，上述第一晶體管212,通過柵極連接在第一 PM0S管的柵極與第一 NM0S管的柵極的交點，且通過柵極連接在第二PM0S管的漏極與第二NM0S管的源極的交點。
[0049]作為一種可選的方案，上述晶體管組還包括:
[0050]1)第四晶體管226,通過源極連接至電源，通過漏極連接至第一 PM0S管的源極與第二PM0S管的源極之間，通過柵極連接至第二晶體管的漏極；其中，第一 PM0S管和第二 PM0S管分別通過第四晶體管連接至電源。
[0051]可選地，在本實施例中，上述第四晶體管226可以但不限于:P型金屬-氧化物-半導(dǎo)體(PMOS，P-Mental-〇xide-Semiconductor)管。
[0052]在本發(fā)明實施例中，如圖2所示，第一位線202以寫位線(WBL，Write Bite Line) 為例，第二位線204以WBLX為例，第一字線208以寫字線(WWL，Write Word Line)為例，第四晶體管226以M8為例，在對圖2中B點進行寫入操作時，通過導(dǎo)通第三晶體管進行說明， 其中，第三晶體管216以M6為例:
[0053]上述寫操作可以包括但不限于以下兩種可選地實施方式:
[0054]1)寫“1”操作:假定圖2中點B當前存儲的數(shù)據(jù)為“0”，WBLX預(yù)存“1”，
[0055]當WffL當前為“ I”時，導(dǎo)通M6，通過M6與點B間的線路將WBLX處的“ I”寫入點B ；
[0056]2)寫“O”操作:假定圖2中點B當前存儲的數(shù)據(jù)為“1”，WBLX預(yù)存“0”，
[0057]當WffL當前為“ I”時，導(dǎo)通M6，通過M6與圖2中點B間的線路將WBLX處的“O”寫入點B ;
[0058]這里在進行寫操作時，WffL為“ I ”表述處于高電平，其中，設(shè)定在WffL處于高電平時才能使能寫操作，即觸發(fā)寫操作。由于圖2中點A存儲的數(shù)據(jù)與圖2中點B存儲的數(shù)據(jù)相反，即當點A存I時，點B存O ;反之當點A存O時，點B存1，故在寫操作時，當從WBLX寫入O時，WBL寫入I ;反之，當從WBLX寫入I時，WBL寫入O。其中，當WffL處于高電平，從WBLX寫入0，WBL寫入I時，點A通過第一 PMOS管218 (上拉管，M3)將WBL處的I寫入點A，點B通過第二 NMOS管224 (下拉管，M2)將WBLX處的O寫入點B。反之，當從WBLX寫入1，WBL寫入O時，點A通過第一 NMOS管220 (下拉管，Ml)將WBL處的O寫入點A，點B通過第二PMOS管222 (上拉管，M4)將WBLX處的I寫入點B。
[0059]其中，第四晶體管226中如圖2所示的位置，第四晶體管226的源極連接至電源，漏極在第一 PMOS管218與第二 PMOS管222之間，第四晶體管226的柵極連接至第二晶體管214的漏極。如圖2所示，第四晶體管為M8，通過添加M8提升了對點A與點B的寫入效率。
[0060]具體結(jié)合圖3所示進行說明，其中，圖3中橫坐標表示電壓，縱坐標表示寫容限，單位均為:伏特(V)。可以看出8T的SRAM結(jié)構(gòu)相對于傳統(tǒng)結(jié)構(gòu)，寫容限明顯得到改善。
[0061]當然，以上只是一種示例，并不會對本發(fā)明構(gòu)成限定，例如，在上述實施例中，高低電平的表示方法還可以通過其他方式表示，本發(fā)明在此不作累述。本發(fā)明提供了一些優(yōu)選的實施例來進一步對本發(fā)明進行解釋，但是值得注意的是，該優(yōu)選實施例只是為了更好的描述本發(fā)明，并不構(gòu)成對本發(fā)明不當?shù)南薅ā?br>[0062]本發(fā)明實施例中當SRAM的存儲單元處于待機狀態(tài)時，第二字線RWL處于低電平，第一字線WffL處于高電平。其中，本發(fā)明以第二字線RWL處于低電平，第一字線WffL處于高電平為例進行說明，RWL的待機狀態(tài)的電平還可以為高電平，WffL的待機狀態(tài)的電平還可以為低電平，具體以實際實現(xiàn)存儲單元的讀取方法和存儲單元的寫入方法為準，不做具體限定。
[0063]實施例2
[0064]根據(jù)本發(fā)明實施例，提供了一種存儲單元的讀取方法，用于圖2所示的存儲單元中，具體如圖4所示，該方法包括:
[0065]S402，將第三位線預(yù)置為第一電平；
[0066]S404，根據(jù)第一電平在第二字線上加載第二電平；
[0067]S406，根據(jù)第二電平判斷是否讀取存儲單元中所存儲的電平狀態(tài)；
[0068]S408，若判斷出讀取存儲單元中所存儲的電平狀態(tài)，則由第三位線讀出所存儲的電平狀態(tài)。
[0069]可選地，在本實施例中，第一電平為高電平，第二電平為低電平，或者，第一電平為低電平，第二電平為高電平。
[0070]可選地，若判斷出讀取存儲單元中所存儲的電平狀態(tài)，則由第三位線讀出所存儲的電平狀態(tài)包括:
[0071]S1，通過導(dǎo)通第一晶體管由第三位線讀出存儲單元中所存儲的電平狀態(tài)。
[0072]可選地，在本實施例中，上述存儲單元的讀取操作如下所示:
[0073]如圖2所示，通過第三位線206、第二字線210和第一晶體管212將存儲單元中用于實現(xiàn)讀功能的線路從些功能所處的線路分離出來。在本發(fā)明實施例中，第三位線206以讀位線(RBL，Read Bite Line)為例，第二字線210以讀字線(RWL，Read Word Line)為例， 第一晶體管212以M7為例進行說明:
[0074]上述讀操作可以包括但不限于以下兩種可選地實施方式:
[0075]1)讀“ 1”操作:假定圖2中點B存儲數(shù)據(jù)為“ 1”，RBL預(yù)先充電到“ 1”，
[0076]當RWL當前為“0”時，導(dǎo)通M7,通過M7與點B間的線路讀取點B上的數(shù)據(jù)“ 1”，此時RBL保持電壓VDD狀態(tài)，通過與RBL連接的放大器SA對信號的放大讀出“ 1” ；
[0077]2)讀“0”操作:假定圖2中點B存儲數(shù)據(jù)為“0”，RBL預(yù)先充電到“1”，
[0078]當RWL當前為“0”時，導(dǎo)通M7,通過M7與點B間的線路讀取點B上的數(shù)據(jù)“0”，此時RBL放電，通過與RBL連接的放大器SA對信號的放大讀出“0”。
[0079]這里在進行讀操作時，RWL為“0”表述處于低電平，其中，設(shè)定在RWL處于低電平時才能使能讀操作，即觸發(fā)讀操作。由于圖2中點A存儲的數(shù)據(jù)與點B存儲的數(shù)據(jù)相反，SP 當點A存1時，點B存0 ;反之當點A存0時，點B存1，故在讀取時，當?shù)贸鳇cB的數(shù)據(jù)時， A點存的數(shù)據(jù)可根據(jù)上述方式推導(dǎo)而出，本發(fā)明實施例以讀取點B數(shù)據(jù)為例，讀取點A的數(shù)據(jù)亦同，此處不再贅述。
[0080]實施例3
[0081]根據(jù)本發(fā)明實施例，提供了一種存儲單元的寫入方法，用于圖2所示的存儲單元中，具體如圖5所示，該方法包括:
[0082]S502,將第二位線或第一位線預(yù)置為第三電平；
[0083]S504,根據(jù)第三電平在第一字線上加載第四電平；
[0084]S506,根據(jù)第四電平判斷是否向存儲單元寫入電平狀態(tài)；
[0085]S508,若判斷出向存儲單元寫入電平狀態(tài)，則將第二位線的電平狀態(tài)寫入存儲單J L 〇
[0086]可選地，在本實施例中，上述第三電平與上述第四電平的取值可以但不限于為以下至少一種情況:
[0087]1)第三電平為高電平，第四電平為低電平；
[0088]2)第三電平為低電平，第四電平為高電平。
[0089]可選的，在本實施例中，若判斷出向存儲單元寫入電平狀態(tài)，則將第二位線的電平狀態(tài)寫入存儲單元包括:
[0090]S1，通過第四晶體管將第二位線的電平狀態(tài)寫入存儲單元。
[0091]可選地，在本實施例中，上述存儲單元的寫入操作如下所示:
[0092]如圖2所示，第一位線202以寫位線(WBL，Write Bite Line)為例，第二位線204 以WBLX為例，第一字線208以寫字線(WWL，Write Word Line)為例，第四晶體管226以M8 為例，在對B點進行寫入操作時，通過導(dǎo)通第三晶體管進行說明，其中，第三晶體管216以M6 為例:
[0093]上述寫操作可以包括但不限于以下兩種可選地實施方式:
[0094]I)寫“I”操作:假定圖2中點B當前存儲的數(shù)據(jù)為“0”，WBLX預(yù)存“1”，
[0095]當WffL當前為“ I”時，導(dǎo)通M6，通過M6與點B間的線路將WBLX處的“ I”寫入點B ；
[0096]2)寫“O”操作:假定圖2中點B當前存儲的數(shù)據(jù)為“1”，WBLX預(yù)存“0”，
[0097]當WffL當前為“ I”時，導(dǎo)通M6，通過M6與點B間的線路將WBLX處的“O”寫入點B ；
[0098]這里在進行寫操作時，WffL為“ I ”表述處于高電平，其中，設(shè)定在WffL處于高電平時才能使能寫操作，即觸發(fā)寫操作。由于圖2中點A存儲的數(shù)據(jù)與點B存儲的數(shù)據(jù)相反，SP當點A存I時，點B存O ;反之當點A存O時，點B存1，故在寫操作時，當從WBLX寫入O時，WBL寫入I ;反之，當從WBLX寫入I時，WBL寫入O。其中，當WffL處于高電平，從WBLX寫入0，WBL寫入I時，點A通過第一 PMOS管218 (上拉管，M3)將WBL處的I寫入點A，點B通過第二 NMOS管224 (下拉管，M2)將WBLX處的O寫入點B。反之，當從WBLX寫入1，WBL寫入O時，點A通過第一 NMOS管220 (下拉管，Ml)將WBL處的O寫入點A，點B通過第二 PMOS管222 (上拉管，M4)將WBLX處的I寫入點B。
[0099]其中，第四晶體管226中如圖2所示的位置，第四晶體管226的源極連接至電源，漏極在第一 PMOS管218與第二 PMOS管222之間，第四晶體管226的柵極連接至第二晶體管214的漏極。如圖2所示，第四晶體管為M8，通過添加M8可構(gòu)成支持反饋，提升寫入速度，進而改善對點A與點B的寫入效率。
[0100]本發(fā)明提供了一種優(yōu)選的實施例來進一步對本發(fā)明進行解釋，但是值得注意的是，該優(yōu)選實施例只是為了更好的描述本發(fā)明，并不構(gòu)成對本發(fā)明不當?shù)南薅ā?br>[0101]從以上的描述中，可以看出，本發(fā)明實現(xiàn)了如下技術(shù)效果:
[0102]I)通過添加第二字線和第三位線，在第二字線與第三位線之間添加第一晶體管，使得在讀操作中與寫操作所處的線路分離，達到了 SRAM的存儲單元中讀操作和寫操作功能所使用的線路分離的目的，提升了寫容限，改善了讀電流，從而實現(xiàn)了提升SRAM穩(wěn)定性的技術(shù)效果，進而解決了現(xiàn)有的SRAM的存儲單元的穩(wěn)定性的技術(shù)問題；
[0103]2)通過在電源處添加第四晶體管構(gòu)成支持反饋，改善在寫入操作時的寫入效率。
[0104]以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1.一種用于SRAM的存儲單元，其特征在于，包括:第一位線、第二位線、第三位線、第一字線和第二字線，其中，所述第一字線用于控制向 所述存儲單元寫入由所述第一位線和/或所述第二位線所指示的電平狀態(tài)，所述第二字線 用于控制從所述存儲單元讀出電平狀態(tài)，所述第三位線用于輸出讀出的所述電平狀態(tài)； 第一晶體管，通過源極和漏極連接在所述第三位線與所述第二字線之間，通過柵極連 接至所述第一位線與所述第二位線之間的晶體管組，所述晶體管組用于寫入所述第一位線 與所述第二位線所指示的所述電平狀態(tài)。2.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，所述存儲單元還包括:第二晶體管和 第三晶體管，其中，所述第二晶體管，通過源極連接在所述第一位線，通過漏極與所述晶體管組連接，通過 柵極連接在所述第一字線；所述第三晶體管，通過源極與所述晶體管組連接，通過漏極連接在所述第二位線，通過 柵極連接在所述第一字線；其中，所述第二晶體管和所述第三晶體管為NMOS管。3.根據(jù)權(quán)利要求2所述的存儲單元，其特征在于，所述晶體管組包括:第一 PMOS管、第一 NMOS管、第二PMOS管和第二NMOS管，其中，所述第一 PMOS管，通過源極連接在電源，通過漏極連接在所述第二晶體管的漏極，所 述第一 PMOS管的柵極連接至所述第二PMOS管的漏極與所述第二NMOS管的源極交點；所述第一 NMOS管，通過源極連接在所述第二晶體管的漏極，通過漏極接地，所述第一 NMOS管的柵極連接至所述第二PMOS管的漏極與所述第二NMOS管的源極交點；所述第二PMOS管，通過源極連接在電源，通過漏極連接在所述第三晶體管的源極，所 述第二PMOS管的柵極連接至所述第一 PMOS管的漏極與所述第一 NMOS管的源極的交點； 所述第二NMOS管，通過源極連接在所述第二PMOS管的漏極，通過漏極接地，所述第二 NMOS管的柵極連接至所述第一 PMOS管的漏極與所述第一 NMOS管的源極的交點；其中，所述第一晶體管，通過柵極連接在所述第一 PMOS管的柵極與所述第一 NMOS管的柵極 的交點，且通過柵極連接在所述第二PMOS管的漏極與所述第二NMOS管的源極的交點。4.根據(jù)權(quán)利要求3所述的存儲單元，其特征在于，所述晶體管組還包括:第四晶體管，通過源極連接至所述電源，通過漏極連接至所述第一 PMOS管的源極與所 述第二PMOS管的源極之間，通過柵極連接至所述第二晶體管的漏極；其中，所述第一 PMOS 管和所述第二PMOS管分別通過所述第四晶體管連接至所述電源，所述第四晶體管為PMOS 管。5.根據(jù)權(quán)利要求1所述的存儲單元，其特征在于，所述第一晶體管為NMOS管。6.—種用于SRAM的存儲單元的讀取方法，其特征在于，用于從如權(quán)利要求1至5中任 一項所述的用于SRAM的存儲單元中讀出所存儲的電平狀態(tài)，所述方法包括:將所述第三位線預(yù)置為第一電平；根據(jù)所述第一電平在所述第二字線上加載第二電平；根據(jù)所述第二電平判斷是否讀取所述存儲單元中所存儲的所述電平狀態(tài)；若判斷出讀取所述存儲單元中所存儲的電平狀態(tài)，則由所述第三位線讀出所存儲的所 述電平狀態(tài)。7.根據(jù)權(quán)利要求6所述的讀取方法，其特征在于，所述若判斷出讀取所述存儲單元中所存儲的電平狀態(tài)，則由所述第三位線讀出所存儲的所述電平狀態(tài)包括: 通過導(dǎo)通所述第一晶體管由所述第三位線讀出所述存儲單元中所存儲的所述電平狀??τ O8.一種用于SRAM的存儲單元的寫入方法，其特征在于，用于從如權(quán)利要求1至5中任一項所述的用于SRAM的存儲單元中寫入電平狀態(tài)，所述方法包括: 將所述第二位線或所述第一位線預(yù)置為第三電平； 根據(jù)所述第三電平在所述第一字線上加載第四電平； 根據(jù)所述第四電平判斷是否向所述存儲單元寫入所述電平狀態(tài)； 若判斷出向所述存儲單元寫入所述電平狀態(tài)，則將所述第二位線的電平狀態(tài)寫入所述存儲單元。9.根據(jù)權(quán)利要求8所述的寫入方法，其特征在于，所述若判斷出向所述存儲單元寫入所述電平狀態(tài)，則將所述第二位線的電平狀態(tài)寫入所述存儲單元包括: 通過所述第四晶體管將所述第二位線的電平狀態(tài)寫入所述存儲單元。
【文檔編號】G11C11/419GK105989874SQ201510090262
【公開日】2016年10月5日
【申請日】2015年2月27日
【發(fā)明人】方偉, 丁艷, 陳雙文, 張靜, 潘勁東
【申請人】中芯國際集成電路制造(上海)有限公司