一種嵌入式存儲器件側(cè)墻的制備方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導體器件工藝領(lǐng)域，涉及一種嵌入式存儲器件側(cè)墻的制備方法，特 別是涉及一種閃存器件側(cè)墻的制備方法。
【背景技術(shù)】
[0002] 嵌入式存儲器件（EmbeddedMemoryDevice)組成為一中系統(tǒng)單芯片（systemon achip，S0C)組件，是指將存儲器組件和邏輯組件整合于同一芯片上。嵌入式存儲器組件 包含有一存儲單元（memorycell)區(qū)和一邏輯電路（logiccircuit)區(qū)，而存儲于存儲單 元區(qū)的數(shù)據(jù)則由邏輯電路來操作。目前廣泛作為存儲單元的結(jié)構(gòu)有：動態(tài)隨機存儲器單元 (DRAMcell)、靜態(tài)隨機存儲器單元（SRAMcell)以及閃存單元（Flashmemorycell)。
[0003] 閃存的基本單元包含有用來存儲電荷的浮柵（floatinggate)和用控制字符電壓 的控制柵（controlgate)，其操作方式是利用字符線以及源/柵極的電壓搭配，來控制浮 柵中的電荷存儲量，以決定晶體管的開關(guān)狀態(tài)，因此閃存也被稱為電性可程序化只讀存儲 器（EPI?0M)。
[0004] 現(xiàn)有的閃存結(jié)構(gòu)的存儲單元，是在半導體襯底上制作柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包 括柵氧、浮柵、柵介質(zhì)層及控制柵；并在柵極結(jié)構(gòu)兩側(cè)形成側(cè)墻。然而，在閃存工藝中，制作 的閃存存儲單元的側(cè)墻需要比邏輯單元的側(cè)墻厚，這樣才能匹配閃存存儲單元高擊穿電壓 的要求。
[0005] 現(xiàn)有制備大尺寸側(cè)墻的閃存的方法為：
[0006] 先提供具有邏輯區(qū)和存儲區(qū)的半導體襯底1A，所述邏輯區(qū)形成有第一柵極結(jié)構(gòu) 2A，所述存儲區(qū)形成有第二柵極結(jié)構(gòu)3A，如圖1A所示；
[0007] 然后在所述半導體襯底1A上依次沉積包圍所述第一柵極結(jié)構(gòu)2A和第二柵極結(jié)構(gòu) 3A的第一氧化硅4A、氮化硅5A和第二氧化硅6A(0N0)，如圖1B所示；
[0008] 接著采用干法刻蝕去除所述第一柵極結(jié)構(gòu)2A和第二柵極結(jié)構(gòu)3A表面的第二氧化 娃6A如圖1C所示；
[0009] 再采用濕法刻蝕去除第一柵極結(jié)構(gòu)2A側(cè)面的第二氧化硅6A，如圖1D所示；
[0010] 接著在所述半導體襯底1A上沉積包圍所述第一柵極結(jié)構(gòu)2A和第二柵極結(jié)構(gòu)3A 的第三氧化硅7A，如圖1E所示；
[0011] 最后采用干法濕法結(jié)合的工藝去除所述第一柵極結(jié)構(gòu)2A側(cè)面的第三氧化硅7A并 刻蝕掉所述第一柵極結(jié)構(gòu)2A表面的第一氧化娃4A、氮化娃5A和第三氧化娃7A，暴露出第 一柵極結(jié)構(gòu)2A頂部，同時刻蝕去除第二柵極結(jié)構(gòu)3A側(cè)面的第二氧化硅6A和第三氧化硅7A 并刻蝕掉所述第二柵極結(jié)構(gòu)3A表面的第一氧化娃4A、氮化娃5A和第三氧化娃7A，暴露出 第二柵極結(jié)構(gòu)3A頂部；所述第一柵極結(jié)構(gòu)2A側(cè)面的第一氧化硅4A和氮化硅5A形成邏輯 區(qū)的側(cè)墻，所述第二柵極結(jié)構(gòu)3A側(cè)面的第一氧化硅4A和氮化硅5A形成存儲區(qū)的側(cè)墻；所 述第二柵極結(jié)構(gòu)的側(cè)墻寬度大于第一柵極結(jié)構(gòu)的側(cè)墻寬度，如圖1F所示。
[0012] 由以上描述可見，現(xiàn)有嵌入式存儲器件側(cè)墻的制備方法需要經(jīng)歷三次刻蝕過程， 如此導致現(xiàn)有的制備方法成本較高，為降低嵌入式存儲器件側(cè)墻的制作成本，所以需要提 供一種新的嵌入式存儲器件側(cè)墻的制備方法。

【發(fā)明內(nèi)容】

[0013] 鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種嵌入式存儲器件側(cè)墻 的制備方法，以降低制備成本。
[0014] 為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種嵌入式存儲器件側(cè)墻的制備方 法，所述嵌入式存儲器件的制備方法至少包括以下步驟：
[0015] 1)提供表面具有邏輯區(qū)和存儲區(qū)的半導體襯底，所述邏輯區(qū)形成有第一柵極結(jié) 構(gòu)，所述存儲區(qū)形成有第二柵極結(jié)構(gòu)；
[0016] 2)在所述半導體襯底上依次沉積包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的第一 氧化硅、氮化硅和第二氧化硅；
[0017] 3)刻蝕去除所述第一柵極結(jié)構(gòu)表面和側(cè)面的第二氧化硅；
[0018] 4)在所述半導體襯底上沉積包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的第三氧化 硅；
[0019] 5)刻蝕去除所述第一柵極結(jié)構(gòu)側(cè)面的第三氧化硅并刻蝕掉所述第一柵極結(jié)構(gòu)表 面的第一氧化硅、氮化硅和第三氧化硅，暴露出第一柵極結(jié)構(gòu)頂部；同時刻蝕去除第二柵極 結(jié)構(gòu)側(cè)面的第二氧化硅和第三氧化硅并刻蝕掉所述第二柵極結(jié)構(gòu)表面的第一氧化硅、氮化 硅、第二氧化硅和第三氧化硅，暴露出第二柵極結(jié)構(gòu)頂部；所述第一柵極結(jié)構(gòu)側(cè)面的第一氧 化硅和氮化硅形成邏輯區(qū)的側(cè)墻，所述第二柵極結(jié)構(gòu)側(cè)面的第一氧化硅和氮化硅形成存儲 區(qū)的側(cè)墻。
[0020] 優(yōu)選地，所述步驟1)中第一柵極結(jié)構(gòu)包括第一柵氧和位于所述第一柵氧表面的第 一柵極；所述第二柵極結(jié)構(gòu)包括第二柵氧、浮柵、柵介質(zhì)層和控制柵。
[0021] 優(yōu)選地，所述步驟1)中第二柵極結(jié)構(gòu)兩側(cè)還形成有初始側(cè)墻。
[0022] 優(yōu)選地，所述步驟2)中第一氧化硅的厚度范圍為100~200埃，所述氮化硅的厚 度為200~400埃，所述第二氧化硅的厚度為500~900埃。
[0023] 優(yōu)選地，所述步驟3)中采用濕法刻蝕方式刻蝕去除所述第一柵極結(jié)構(gòu)表面和側(cè)面 的第二氧化硅，過程為：在所述半導體襯底上旋涂包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu) 的光刻膠層，并圖案化所述光刻膠層露出所述第一柵極結(jié)構(gòu)，再用濃度為20:1~200:1的 氫氟酸腐蝕第一柵極結(jié)構(gòu)的表面和側(cè)面，達到去除第一柵極表面和側(cè)面的第二氧化硅的目 的。
[0024] 優(yōu)選地，所述步驟4)中采用化學氣相沉積工藝形成第三氧化硅，所述第三氧化硅 的厚度范圍為300~500埃。
[0025] 優(yōu)選地，所述步驟5)中采用的是先干法刻蝕后濕法刻蝕的工藝進行刻蝕。
[0026] 優(yōu)選地，所述邏輯區(qū)和存儲區(qū)之間用淺溝道隔離結(jié)構(gòu)隔開。
[0027] 優(yōu)選地，所述步驟5)中還包括步驟：刻蝕所述半導體襯底上且位于所述邏輯區(qū)和 存儲區(qū)之間的第一氧化硅、氮化硅和第三氧化硅以露出所述淺溝道隔離結(jié)構(gòu)。
[0028] 優(yōu)選地，所述第二柵極結(jié)構(gòu)的側(cè)墻寬度大于第一柵極結(jié)構(gòu)的側(cè)墻寬度。
[0029] 如上所述，本發(fā)明的嵌入式存儲器件側(cè)墻的制備方法，具有以下有益效果：相對于 現(xiàn)有的嵌入式存儲器件側(cè)墻的制備方法需要進行三道刻蝕工藝的情況，本發(fā)明僅需要兩道 刻蝕工藝，就可以完成側(cè)墻的制作，大大降低了嵌入式存儲器件側(cè)墻的制備成本。
【附圖說明】
[0030] 圖1A~1F為現(xiàn)有技術(shù)的嵌入式存儲器件側(cè)墻的制備方法中各個步驟的結(jié)構(gòu)示意 圖。
[0031] 圖2A為本發(fā)明的嵌入式存儲器件側(cè)墻的制備方法步驟1)呈現(xiàn)的結(jié)構(gòu)示意圖。
[0032] 圖2B為本發(fā)明的嵌入式存儲器件側(cè)墻的制備方法步驟2)呈現(xiàn)的結(jié)構(gòu)示意圖。
[0033] 圖2C為本發(fā)明的嵌入式存儲器件側(cè)墻的制備方法步驟3)呈現(xiàn)的結(jié)構(gòu)示意圖。
[0034] 圖2D為本發(fā)明的嵌入式存儲器件側(cè)墻的制備方法步驟4)呈現(xiàn)的結(jié)構(gòu)示意圖。
[0035] 圖2E為本發(fā)明的嵌入式存儲器件側(cè)墻的制備方法步驟5)呈現(xiàn)的結(jié)構(gòu)示意圖。
[0036] 元件標號說明
【主權(quán)項】
1. 一種嵌入式存儲器件側(cè)墻的制備方法，其特征在于，所述嵌入式存儲器件側(cè)墻的制 備方法至少包括步驟： 1) 提供表面具有邏輯區(qū)和存儲區(qū)的半導體襯底，所述邏輯區(qū)形成有第一柵極結(jié)構(gòu)，所 述存儲區(qū)形成有第二柵極結(jié)構(gòu)； 2) 在所述半導體襯底上依次沉積包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的第一氧化 硅、氮化硅和第二氧化硅； 3) 刻蝕去除所述第一柵極結(jié)構(gòu)表面和側(cè)面的第二氧化硅； 4) 在所述半導體襯底上沉積包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的第三氧化硅； 5) 刻蝕去除所述第一柵極結(jié)構(gòu)側(cè)面的第三氧化硅并刻蝕掉所述第一柵極結(jié)構(gòu)表面的 第一氧化硅、氮化硅和第三氧化硅，暴露出第一柵極結(jié)構(gòu)頂部；同時刻蝕去除第二柵極結(jié)構(gòu) 側(cè)面的第二氧化硅和第三氧化硅并刻蝕掉所述第二柵極結(jié)構(gòu)表面的第一氧化硅、氮化硅、 第二氧化硅和第三氧化硅，暴露出第二柵極結(jié)構(gòu)頂部；所述第一柵極結(jié)構(gòu)側(cè)面的第一氧化 硅和氮化硅形成邏輯區(qū)的側(cè)墻，所述第二柵極結(jié)構(gòu)側(cè)面的第一氧化硅和氮化硅形成存儲區(qū) 的側(cè)墻。
2. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟1) 中第一柵極結(jié)構(gòu)包括第一柵氧和位于所述第一柵氧表面的第一柵極；所述第二柵極結(jié)構(gòu)包 括第二柵氧、浮柵、柵介質(zhì)層和控制柵。
3. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟1) 中第二柵極結(jié)構(gòu)兩側(cè)還形成有初始側(cè)墻。
4. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟2) 中第一氧化硅的厚度范圍為100~200埃，所述氮化硅的厚度為200~400埃，所述第二氧 化硅的厚度為500~900埃。
5. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟3) 中采用濕法刻蝕方式刻蝕去除所述第一柵極結(jié)構(gòu)表面和側(cè)面的第二氧化硅，過程為：在所 述半導體襯底上旋涂包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的光刻膠層，并圖案化所述光 刻膠層露出所述第一柵極結(jié)構(gòu)，再用濃度為20:1~200:1的氫氟酸腐蝕第一柵極結(jié)構(gòu)的表 面和側(cè)面，達到去除第一柵極表面和側(cè)面的第二氧化硅的目的。
6. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟4) 中采用化學氣相沉積工藝形成第三氧化硅，所述第三氧化硅的厚度范圍為300~500埃。
7. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟5) 中采用的是先干法刻蝕后濕法刻蝕的工藝進行刻蝕。
8. 根據(jù)權(quán)利要求1所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述邏輯區(qū) 和存儲區(qū)之間用淺溝道隔離結(jié)構(gòu)隔開。
9. 根據(jù)權(quán)利要求8所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述步驟5) 中還包括步驟：刻蝕所述半導體襯底上且位于所述邏輯區(qū)和存儲區(qū)之間的第一氧化硅、氮 化硅和第三氧化硅以露出所述淺溝道隔離結(jié)構(gòu)。
10. 根據(jù)權(quán)利要求9所述的嵌入式存儲器件側(cè)墻的制備方法，其特征在于：所述第二柵 極結(jié)構(gòu)的側(cè)墻寬度大于第一柵極結(jié)構(gòu)的側(cè)墻寬度。
【專利摘要】本發(fā)明提供一種嵌入式存儲器件側(cè)墻的制備方法，所述制備方法至少包括：提供表面具有邏輯區(qū)和存儲區(qū)的半導體襯底，所述邏輯區(qū)形成有第一柵極結(jié)構(gòu)，所述存儲區(qū)形成有第二柵極結(jié)構(gòu)；沉積第一氧化硅、氮化硅和第二氧化硅；刻蝕去除所述第一柵極結(jié)構(gòu)表面和側(cè)面的第二氧化硅；在所述半導體襯底上沉積包圍所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)的第三氧化硅；刻蝕去除所述第一柵極結(jié)構(gòu)和第二柵極結(jié)構(gòu)上的氧化硅和氮化硅，獲得嵌入式存儲器件的側(cè)墻結(jié)構(gòu)?，F(xiàn)有的嵌入式存儲器件側(cè)墻的制備方法需要進行三道刻蝕工藝，本發(fā)明僅需要兩道刻蝕工藝，就可以完成側(cè)墻的制作，大大降低了嵌入式存儲器件側(cè)墻的制備成本。
【IPC分類】H01L21-311, H01L21-8247
【公開號】CN104835790
【申請?zhí)枴緾N201410045908
【發(fā)明人】劉良, 柳會雄
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2015年8月12日
【申請日】2014年2月8日