高壓esd保護電路的制作方法
【專利摘要】本發(fā)明提供一種高壓ESD保護電路，用于泄放由IO PAD流入的ESD電流，其至少包括：位于電源電壓和所述IO PAD之間的GDPMOS泄放單元；位于所述IO PAD和地之間的與所述GDPMOS泄放單元連接的輔助泄放單元，以及與所述輔助泄放單元連接的GGNMOS泄放單元；其中，所述輔助泄放單元用以提供所述GGNMOS泄放單元的輔助泄放路徑。本發(fā)明的輔助泄放單元能夠提供所述GGNMOS泄放單元的輔助泄放路徑，改善了ESD能力；利用針對高壓工藝的堆疊結構，一方面可以提高電路的ESD能力，另一方面可以提高整個高壓ESD保護電路的觸發(fā)電壓和抗噪聲能力，從而避免了噪聲造成整個高壓ESD保護電路的誤動作。
【專利說明】
局壓ESD保護電路
技術領域
[0001]本發(fā)明涉及ESD技術領域，特別是涉及一種高壓ESD保護電路。
【背景技術】
[0002]ESD(Electro-Static discharge，靜電放電)現象對集成電路的可靠性造成了巨大威脅，利用片內半導體器件形成保護電路是提高ESD保護的重要手段?，F行的ESD保護電路通常設置在集成電路中與主電路的1 PAD(輸入輸出焊盤)以及電源電壓輸入端口處。
[0003]在高壓工藝中，常見的ESD保護電路如圖1所示，其中，由于第一高壓NMOS管HVNMOSI本身缺陷的限制，其ESD能力低于第一高壓PMOS管HVPM0S1，是ESD保護電路中的一塊短板，導致整個ESD保護電路的ESD能力較差，且這種情況在高壓工藝中比較突出。
[0004]另外，這種導致整個ESD保護電路的ESD能力較差的情況，將造成ESD保護電路的觸發(fā)電壓Vtrig(也就是1 PAD處的電壓)也較低。對于高壓電路，如果觸發(fā)電壓較低，將可能造成電路漏電現象，帶來極大的安全隱患。
[0005]另外，在高壓工藝中，許多應用對ESD保護電路的抗噪聲能力有一定的要求。若觸發(fā)電壓較低，在噪聲達到一定大小時，將可能造成ESD保護電路的誤動作。
[0006]因此，怎樣改善ESD保護電路的ESD能力，并提高觸發(fā)電壓和抗噪聲能力，是本發(fā)明亟待解決的問題。

【發(fā)明內容】

[0007]鑒于以上所述現有技術的缺點，本發(fā)明的目的在于提供一種高壓ESD保護電路，用于解決現有技術中ESD保護電路的ESD能力較差，1 PAD處的觸發(fā)電壓較低，以及ESD保護電路的抗噪聲能力較差，可能造成誤動作的問題。
[0008]為實現上述目的及其他相關目的，本發(fā)明提供一種高壓ESD保護電路，用于泄放由1 PAD流入的ESD電流，其中，所述高壓ESD保護電路至少包括:
[0009]位于電源電壓和所述1 PAD之間的⑶PMOS泄放單元；
[0010]位于所述1 PAD和地之間的與所述⑶PMOS泄放單元連接的輔助泄放單元，以及與所述輔助泄放單元連接的GGNMOS泄放單元；
[0011]其中，所述輔助泄放單元用以提供所述GGNMOS泄放單元的輔助泄放路徑。
[0012]優(yōu)選地，所述GGNMOS泄放單元至少包括第一高壓NMOS晶體管，所述輔助泄放單元至少包括第二高壓NMOS晶體管，所述第一高壓NMOS晶體管與所述第二高壓NMOS晶體管串聯形成堆疊結構。
[0013]優(yōu)選地，所述輔助泄放單元還包括寄生柵源電容；其中，所述寄生柵源電容的上極板與所述第二高壓NMOS晶體管的柵極連接，所述寄生柵源電容的下極板與所述第二高壓NMOS晶體管的源極和所述第一高壓NMOS晶體管的漏極連接。
[0014]優(yōu)選地，所述第二高壓NMOS晶體管適于通過所述寄生柵源電容形成自偏置并導通，以在所述堆疊結構中作為等效電阻，使所述1 PAD處的觸發(fā)電壓增加。
[0015]優(yōu)選地，所述輔助泄放單元還包括第一寄生三極管，第一寄生電阻，第二寄生三極管和第二寄生電阻；其中，所述第二高壓NMOS晶體管的漏極與所述第一寄生三極管和所述第二寄生三極管的集電極連接，所述第一寄生三極管的發(fā)射極與所述第二高壓NMOS晶體管的源極連接，所述第一寄生三極管的基極與所述第一寄生電阻的一端連接，所述第一寄生電阻的另一端與所述第二高壓NMOS晶體管的源極連接，所述第二寄生三極管的發(fā)射極接地，所述第二寄生三極管的基極與所述第二寄生電阻的一端連接，所述第二寄生電阻的另一端接地。
[0016]優(yōu)選地，所述GGNMOS泄放單元還包括第三寄生三極管和第三寄生電阻；其中，所述第一高壓NMOS晶體管的漏極與所述第三寄生三極管的集電極連接，所述第三寄生三極管的發(fā)射極與所述第一高壓NMOS晶體管的源極連接，所述第三寄生三極管的基極與所述第三寄生電阻的一端連接，所述第三寄生電阻的另一端接地。
[0017]優(yōu)選地，所述GGNMOS泄放單元還包括GGNMOS泄放電阻；其中，所述第一高壓NMOS晶體管的柵極與所述GGNMOS泄放電阻的一端連接，所述GGNMOS泄放電阻的另一端與所述第一高壓NMOS晶體管的源極共同接地。
[0018]優(yōu)選地，所述⑶PMOS泄放單元至少包括第一高壓PMOS晶體管和⑶PMOS泄放電阻；其中，所述第一高壓PMOS晶體管的柵極與所述GDPMOS泄放電阻的一端連接，所述GDPMOS泄放電阻的另一端和所述第一高壓PMOS晶體管的源極分別與所述電源電壓連接，所述第一高壓PMOS晶體管的漏極與所述第二高壓NMOS晶體管的漏極連接。
[0019]如上所述，本發(fā)明的高壓ESD保護電路，具有以下有益效果:本發(fā)明的輔助泄放單元能夠提供所述GGNMOS泄放單元的輔助泄放路徑，改善了 ESD能力；利用針對高壓工藝的堆置結構，一方面可以提尚電路的ESD能力，另一方面可以提尚整個尚壓ESD保護電路的觸發(fā)電壓和抗噪聲能力，從而避免了噪聲造成整個高壓ESD保護電路的誤動作。
【附圖說明】
[0020]圖1顯示為本發(fā)明現有技術中的ESD保護電路示意圖。
[0021]圖2顯不為本發(fā)明個實施例的尚壓ESD保護電路不意圖。
[0022]圖3顯示為本發(fā)明一個實施例的高壓ESD保護電路的等效示意圖。
[0023]圖4顯示為本發(fā)明一個實施例的高壓ESD保護電路中寄生效應示意圖。
[0024]元件標號說明
[0025]10⑶PMOS泄放單元
[0026]20輔助泄放單元
[0027]30GGNMOS 泄放單元
[0028]VDD電源電壓
[0029]11PAD (輸入輸出焊盤)
[0030]GND地
[0031]Vtrig觸發(fā)電壓
[0032]HVPMOSI第一高壓PMOS晶體管
[0033]HVNMOSI第一高壓NMOS晶體管
[0034]HVNM0S2第二高壓NMOS晶體管
[0035]RPl⑶PMOS泄放電阻
[0036]RNlGGNMOS 泄放電阻
[0037]Cgs寄生柵源電容Cgs
[0038]NPNl第一寄生三極管
[0039]NPN2第二寄生三極管
[0040]NPN3第三寄生三極管
[0041]RESl第一寄生電阻
[0042]RES2第二寄生電阻
[0043]RES3第三寄生電阻
[0044]Req_HVNM0S2等效電阻
【具體實施方式】
[0045]以下通過特定的具體實例說明本發(fā)明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點與功效。本發(fā)明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節(jié)也可以基于不同觀點與應用，在沒有背離本發(fā)明的精神下進行各種修飾或改變。
[0046]作為本發(fā)明的一個實施例，本實施例涉及一種高壓ESD保護電路，用于泄放由1PAD流入的ESD電流，請參閱圖2?圖4。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發(fā)明的基本構想，遂圖式中僅顯示與本發(fā)明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態(tài)、數量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復雜。
[0047]如圖2所示，本實施例的高壓ESD保護電路至少包括:位于電源電壓VDD和1 PAD之間的⑶PMOS泄放單元10 ;位于1 PAD和地GND之間的與⑶PMOS泄放單元10連接的輔助泄放單元20，以及與輔助泄放單元20連接的GGNMOS泄放單元30 ;其中，輔助泄放單元20用以提供GGNMOS泄放單元30的輔助泄放路徑。
[0048]本實施例在現有技術的技術上，增加了一個輔助泄放單元20，能夠彌補第一高壓NMOS晶體管HVNM0S1由于本身缺陷造成的較差的ESD能力，為整個高壓ESD保護電路提供了另外的ESD電流泄放路徑，從而增強了整個高壓ESD保護電路的ESD能力。
[0049]請繼續(xù)參閱圖2，在本實施例中，GGNMOS泄放單元30是指具有柵極接地GND的NMOS的泄放單元，能夠泄放部分ESD電流。本實施例的GGNMOS泄放單元30至少包括第一高壓NMOS晶體管HVNMOSI，輔助泄放單元20至少包括第二高壓NMOS晶體管HVNM0S2，第一高壓NMOS晶體管HVNM0S1與第二高壓NMOS晶體管HVNM0S2串聯形成堆疊結構。
[0050]并且，請參閱圖4，輔助泄放單元20還包括寄生柵源電容Cgs。其中，寄生柵源電容Cgs的上極板與第二高壓NMOS晶體管HVNM0S2的柵極連接，寄生柵源電容Cgs的下極板與第二高壓NMOS晶體管的源極HVNM0S2和第一高壓NMOS晶體管HVNM0S1的漏極連接。[0051 ] 并且，請參閱圖3，第二高壓NMOS晶體管HVNM0S2適于通過寄生柵源電容Cgs形成自偏置(self-bias)并導通，以在堆疊結構中作為等效電阻Req_HVNM0S2，使1 PAD處的觸發(fā)電壓Vtrig增加。
[0052]也就是說，該寄生柵源電容Cgs實際上就是第二高壓NMOS晶體管HVNM0S2自身的柵源電容，本實施例中的第二高壓NMOS晶體管HVNM0S2通過其自身的柵源電容形成自偏。第二高壓NMOS晶體導通之后，相當于在第一高壓NMOS晶體的漏極處串聯了一個等效電阻Req_HVNM0S2 (如圖3所示)，該等效電阻Req_HVNM0S2的增加使得1 PAD處的觸發(fā)電壓VtrigVtrig 增加了 delta_V，delta_V 計算公式如下:
[0053]delta_V = Itrig*Req_HVNM0S2 ；
[0054]其中，Itrig為整個高壓ESD保護電路的觸發(fā)電流。
[0055]因此，由于堆疊結構中增加了等效電阻Req_HVNM0S2，相應的，原有的1 PAD處的觸發(fā)電壓Vtrig也得到了提高，從而使得整個高壓ESD保護電路的抗噪聲能力也得到了提高，避免了噪聲造成整個高壓ESD保護電路的誤動作。
[0056]當然，在其他的實施例中，輔助泄放單元20也可以采用其他能夠形成等效電阻的元器件，并不局限于上述的第二高壓NMOS晶體管HVNM0S2，只要能起到相同的技術效果即可。
[0057]請繼續(xù)參閱圖4，輔助泄放單元20還包括第一寄生三極管NPNl，第一寄生電阻RESl，第二寄生三極管NPN2和第二寄生電阻RES2。其中，第二高壓NMOS晶體管HVNM0S2的漏極與第一寄生三極管NPNl和第二寄生三極管NPN2的集電極連接，第一寄生三極管NPNl的發(fā)射極與第二高壓NMOS晶體管HVNM0S2的源極連接，第一寄生三極管NPNl的基極與第一寄生電阻RESl的一端連接，第一寄生電阻RESl的另一端與第二高壓NMOS晶體管HVNM0S2的源極連接，第二寄生三極管NPN2的發(fā)射極接地GND，第二寄生三極管NPN2的基極與第二寄生電阻RES2的一端連接，第二寄生電阻RES2的另一端接地GND。
[0058]請繼續(xù)參閱圖4，GGNMOS泄放單元30還包括第三寄生三極管NPN3和第三寄生電阻RES3。其中，第一高壓NMOS晶體管HVNM0S1的漏極與第三寄生三極管NPN3的集電極連接，第三寄生三極管NPN3的發(fā)射極與第一高壓NMOS晶體管HVNM0S1的源極連接，第三寄生三極管NPN3的基極與第三寄生電阻RES3的一端連接，第三寄生電阻RES3的另一端接地GND0
[0059]通過本實施例中的堆疊結構的寄生效應可以看出，第二寄生三極管NPN2提供了另外的ESD電流泄放路徑，將從第二寄生三極管NPN2的集電極流入的ESD電流從第二寄生三極管NPN2的發(fā)射極泄放到地GND，使得堆疊結構能夠有效提高整個高壓ESD保護電路的ESD能力。同時，第二寄生三極管NPN2也有助于使得第一高壓NMOS晶體管HVNM0S1內電流分布更加均勻，改善了第一高壓NMOS晶體管HVNM0S1本身的缺陷，提高了第一高壓NMOS晶體管HVNMOSI的ESD能力，進一步提高了整個高壓ESD保護電路的ESD能力。
[0060]請繼續(xù)參閱圖2?圖4，本實施例中的GGNMOS泄放單元30還包括GGNMOS泄放電阻RNl。其中，第一高壓NMOS晶體管HVNM0S1的柵極與GGNMOS泄放電阻RNl的一端連接，GGNMOS泄放電阻RNl的另一端與第一高壓NMOS晶體管HVNM0S1的源極共同接地GND。
[0061 ] 在本實施例中，⑶PMOS泄放單元10是指具有柵極接電源電壓VDD的PMOS的泄放單元，能夠泄放另一部分ESD電流。請繼續(xù)參閱圖2?圖4，本實施例中的⑶PMOS泄放單元10至少包括第一高壓PMOS晶體管HVPM0S1和⑶PMOS泄放電阻RPl。其中，第一高壓PMOS晶體管HVPM0S1的柵極與⑶PMOS泄放電阻RPl的一端連接，⑶PMOS泄放電阻RPl的另一端和第一高壓PMOS晶體管HVPM0S1的源極分別與電源電壓VDD連接，第一高壓PMOS晶體管HVPM0S1的漏極與第二高壓NMOS晶體管HVNM0S2的漏極連接。
[0062]本實施例基于0.5 μπι 5V/15V工藝，通過電路的設計和改進實現了 ESD能力的提高，無需工藝改動，因此成本較低，可行性較高。
[0063]綜上所述，本發(fā)明的高壓ESD保護電路，具有以下有益效果:本發(fā)明的輔助泄放單元能夠提供所述GGNMOS泄放單元的輔助泄放路徑，改善了 ESD能力；利用針對高壓工藝的堆置結構，一方面可以提尚電路的ESD能力，另一方面可以提尚整個尚壓ESD保護電路的觸發(fā)電壓和抗噪聲能力，從而避免了噪聲造成整個高壓ESD保護電路的誤動作。
[0064]所以，本發(fā)明有效克服了現有技術中的種種缺點而具高度產業(yè)利用價值。
[0065]上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。
【主權項】
1.一種高壓ESD保護電路，用于泄放由1 PAD流入的ESD電流，其特征在于，所述高壓ESD保護電路至少包括: 位于電源電壓和所述1 PAD之間的GDPMOS泄放單元； 位于所述1 PAD和地之間的與所述GDPMOS泄放單元連接的輔助泄放單元，以及與所述輔助泄放單元連接的GGNMOS泄放單元； 其中，所述輔助泄放單元用以提供所述GGNMOS泄放單元的輔助泄放路徑。2.根據權利要求1所述的高壓ESD保護電路，其特征在于，所述GGNMOS泄放單元至少包括第一高壓NMOS晶體管，所述輔助泄放單元至少包括第二高壓NMOS晶體管，所述第一高壓NMOS晶體管與所述第二高壓NMOS晶體管串聯形成堆疊結構。3.根據權利要求2所述的高壓ESD保護電路，其特征在于，所述輔助泄放單元還包括寄生柵源電容；其中，所述寄生柵源電容的上極板與所述第二高壓NMOS晶體管的柵極連接，所述寄生柵源電容的下極板與所述第二高壓NMOS晶體管的源極和所述第一高壓NMOS晶體管的漏極連接。4.根據權利要求3所述的高壓ESD保護電路，其特征在于，所述第二高壓NMOS晶體管適于通過所述寄生柵源電容形成自偏置并導通，以在所述堆疊結構中作為等效電阻，使所述1 PAD處的觸發(fā)電壓增加。5.根據權利要求2所述的高壓ESD保護電路，其特征在于，所述輔助泄放單元還包括第一寄生三極管，第一寄生電阻，第二寄生三極管和第二寄生電阻；其中，所述第二高壓NMOS晶體管的漏極與所述第一寄生三極管和所述第二寄生三極管的集電極連接，所述第一寄生三極管的發(fā)射極與所述第二高壓NMOS晶體管的源極連接，所述第一寄生三極管的基極與所述第一寄生電阻的一端連接，所述第一寄生電阻的另一端與所述第二高壓NMOS晶體管的源極連接，所述第二寄生三極管的發(fā)射極接地，所述第二寄生三極管的基極與所述第二寄生電阻的一端連接，所述第二寄生電阻的另一端接地。6.根據權利要求2所述的高壓ESD保護電路，其特征在于，所述GGNMOS泄放單元還包括第三寄生三極管和第三寄生電阻；其中，所述第一高壓NMOS晶體管的漏極與所述第三寄生三極管的集電極連接，所述第三寄生三極管的發(fā)射極與所述第一高壓NMOS晶體管的源極連接，所述第三寄生三極管的基極與所述第三寄生電阻的一端連接，所述第三寄生電阻的另一端接地。7.根據權利要求2?6任一項所述的高壓ESD保護電路，其特征在于，所述GGNMOS泄放單元還包括GGNMOS泄放電阻；其中，所述第一高壓NMOS晶體管的柵極與所述GGNMOS泄放電阻的一端連接，所述GGNMOS泄放電阻的另一端與所述第一高壓NMOS晶體管的源極共同接地。8.根據權利要求2?6任一項所述的高壓ESD保護電路，其特征在于，所述⑶PMOS泄放單元至少包括第一高壓PMOS晶體管和⑶PMOS泄放電阻；其中，所述第一高壓PMOS晶體管的柵極與所述GDPMOS泄放電阻的一端連接，所述GDPMOS泄放電阻的另一端和所述第一高壓PMOS晶體管的源極分別與所述電源電壓連接，所述第一高壓PMOS晶體管的漏極與所述第二高壓NMOS晶體管的漏極連接。
【文檔編號】H01L27/02GK106033756SQ201510104607
【公開日】2016年10月19日
【申請日】2015年3月10日
【發(fā)明人】張輝, 張國俊, 周樂
【申請人】中航（重慶）微電子有限公司