專利名稱：自定時開關(guān)調(diào)節(jié)器預驅(qū)動器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及開關(guān)電壓調(diào)節(jié)器領(lǐng)域，尤其涉及適用于減小在這類調(diào)節(jié)器中的
di/dt噪聲的電路。
背景技術(shù)：
開關(guān)電壓調(diào)節(jié)器普遍固有的問題是，使調(diào)節(jié)器的開關(guān)晶體管周期性導通和 截止會引起開關(guān)噪聲。當將精密模擬模塊與調(diào)節(jié)器集成在同一基片上時，這一
問題就特別麻煩往往很難將模擬模塊與開關(guān)噪聲相隔離，這就會以電感、電 容或電阻方式干擾模擬信號。
眾所周知，有幾種技術(shù)可以用來減小或者防止開關(guān)噪聲影響到模擬性能。 例如，可以增加在開關(guān)調(diào)節(jié)器和模擬模塊之間的物理間距。然而，這種方式會 耗用難以接受的芯片面積?；蛘?，可以將調(diào)節(jié)器的開關(guān)頻率提高至超過模擬模 塊中的模擬信號頻率。不幸的是，當在寬帶模擬信號附近使用時，這就需要非
常高的開關(guān)頻率；結(jié)果，隨著開關(guān)噪聲的幅值增大，開關(guān)信號di/dt和dv/dt也 增大。另一種技術(shù)方案是，使開關(guān)頻率與精密模擬模塊所使用的時鐘相同步。 然而，由于開關(guān)噪聲的能量或多或少地分布在各個開關(guān)周期中，并存在著多個 潛在的耦合路徑，所以同步的好處十分有限。
基本的開關(guān)電壓調(diào)節(jié)器如圖1所示，其中，一PMOS場效應晶體管(FET) IO和一NMOS FET 12以串聯(lián)的方式連接在電源電壓VDD和接地之間。 一電 感器14連接在晶體管的共用結(jié)點16和調(diào)節(jié)器的輸出端OUT之間。 一濾波電 容器18連接在OUT和接地之間，它也作為調(diào)節(jié)器所要驅(qū)動的負載20?？刂齐?路22接收關(guān)于調(diào)節(jié)器輸出的反饋信息(未示出)，并且使晶體管10和12在 各個開關(guān)周期內(nèi)交替地周期性導通和截止以維持具有期望特性的輸出。
調(diào)節(jié)器一般通過各自的連結(jié)引線24及26連接著VDD和接地，但各個引 線都具有固有的電感。調(diào)節(jié)器的工作需要快速電流切換，也就是說，連結(jié)引線 24和26在各個開關(guān)周期中很短的時間內(nèi)經(jīng)歷很大的電流變化(很大的di/dt)。
這就會導致在連結(jié)引線的兩端形成大的電壓降(V = L*di/dt)。開關(guān)晶體管12 的源極一般都是與芯片的基片短接的(如圖l所示)，使得在基片上也會出現(xiàn) 連結(jié)引線26兩端的電壓；這就會導致開關(guān)噪聲被注入基片。開關(guān)噪聲也會耦
合到電源電壓VDD，但是因為PMOS開關(guān)晶體管IO—般是構(gòu)成在"N阱"內(nèi)， 且該N阱與基片電容性耦合，所以這就使得在連結(jié)引線24中的di/dt噪聲主要 影響N阱的勢能而不會影響基片。于是，di/dt所引發(fā)的電源噪聲就不會像di/dt 所引發(fā)的接地噪聲那樣顯著。
各個開關(guān)晶體管都在它的漏極和它的基片之間具有一個本征主體二極管 (當短接到基片時還有它的源極，參見圖l)，晶體管12的主體二極管28如 圖1所示。開關(guān)晶體管10設置流過接地連結(jié)引線26的電流，當晶體管12截 止時電流流過連結(jié)引線26和主體二極管28。因此，就是開關(guān)晶體管12的di/dt， 決定了任何di/dt引發(fā)的接地噪聲(一般被稱為"接地反彈")的幅值和持續(xù)時 間。
開關(guān)晶體管10的di/dt則會受到控制它工作的控制信號30的特性的影響， 使得di/dt隨著控制信號的轉(zhuǎn)換速率而變化?？刂菩盘?0的低轉(zhuǎn)變速率可減小 di/dt，并因此減小接地反彈。然而，較低的轉(zhuǎn)換速率會對調(diào)節(jié)器的效率產(chǎn)生不 利的影響；較低的轉(zhuǎn)變速率會導致晶體管10和12更長時間在較高的導通阻抗 區(qū)域內(nèi)工作，從而會降低效率。

發(fā)明內(nèi)容
本發(fā)明提出了一種開關(guān)調(diào)節(jié)器預驅(qū)動器電路，它可以克服上述問題，并且 提供比現(xiàn)有調(diào)節(jié)器技術(shù)更低的di/dt引發(fā)開關(guān)噪聲和更高的效率。
本發(fā)明是這樣一個開關(guān)調(diào)節(jié)器，它包括開關(guān)晶體管和"預驅(qū)動器"電路， 該開關(guān)晶體管連接成可響應于使晶體管周期性導通和截止的控制信號從而在 電源電壓和第一結(jié)點之間傳導電流(i)，該"預驅(qū)動器"電路用于提供控制信 號。調(diào)節(jié)器還包括電路， 一般是第二開關(guān)晶體管，它在第一結(jié)點和電路公共點 之間提供一導電路徑，使得第一開關(guān)晶體管在電路公共點上引發(fā)隨di/dt而變化 的噪聲。
預驅(qū)動器電路所提供的控制信號具有相關(guān)電壓Vdrv，該預驅(qū)動器用電流Idrv
使相關(guān)電壓V^提升或下降從而使開關(guān)晶體管循環(huán)地導通和截止。預驅(qū)動器電 路設計成自適應地改變Ib，從而使得當開關(guān)晶體管中的電流i的變化率(di/dt)
相對較高時電流Uv處于相對較低的電平上，而當di/dt相對較低時電流1^處 于相對較高的電平上。采用這種方式自適應地調(diào)節(jié)Uv可以限制在電路公共點 上的di/dt引發(fā)的噪聲。
預驅(qū)動器電路實施成當p型開關(guān)晶體管周期性導通時，當V^大于第一閾 值電壓時電流Idrv處于相對較低的電平上，而當V^小于第一閾值電壓時電流 Idrv則處于相對較高的電平上。在晶體管周期性截止時，當V^小于第二閾值 電壓時電流Uv處于相對較高的電平上，而當V^大于第二閾值電壓時電流Idrv 則處于相對較低的電平上。通過從模擬開關(guān)晶體管行為的預驅(qū)動器電路內(nèi)的晶 體管中派生出或得到的閾值電壓，便可以減小di/dt引發(fā)的噪聲，使得di/dt處 于它的最大值時能減小控制信號的轉(zhuǎn)換速率。
業(yè)內(nèi)的技術(shù)人員通過下列結(jié)合附圖的詳細描述將更加清晰地了解本發(fā)明 的其它性能和優(yōu)點。


圖1是眾所周知的開關(guān)電壓調(diào)節(jié)器的示意圖。
圖2a是本發(fā)明的開關(guān)調(diào)節(jié)器的方框/示意圖。
圖2b是說明本發(fā)明的開關(guān)調(diào)節(jié)器工作的時序圖。
圖3a是本發(fā)明的預驅(qū)動器電路的一種可能實施例的示意圖。
圖3b是說明圖3a所示預驅(qū)動器電路工作的時序圖。
圖3c和3d是圖3a所示預驅(qū)動器電路中的電流源電路的備選實施例的示意圖。
圖4a和4b是分別說明在負的和正的控制信號轉(zhuǎn)變過程中本發(fā)明預驅(qū)動器 電路所固有的箝位機制工作的時序圖。
圖5是可用于驅(qū)動第二開關(guān)晶體管的預驅(qū)動器電路的示意圖。
具體實施例方式
圖2a示出了根據(jù)本發(fā)明的開關(guān)調(diào)節(jié)器。該調(diào)節(jié)器包括一開關(guān)晶體管MP1， 這里采用的是PMOSFET(但本發(fā)明采用n和p型FET和BJT同樣有效)，它 連接在電源電壓VDD和結(jié)點50之間；MP1將電流i傳導到結(jié)點50。調(diào)節(jié)器還 包括電路52，它提供在結(jié)點50和電路公共點51 (—般通過連結(jié)引線連接著接 地)之間的導電路徑；在圖2a所示的實施例中，該電路52包括第二開關(guān)晶體
管MN1 (具有它的本征主體二極管54)。對于圖2a所示的同步降壓型調(diào)節(jié)器 而言，輸出電感器56—般都連接在結(jié)點50和調(diào)節(jié)器的輸出端OUT之間，而 濾波電容器58 —般都連接在OUT和接地之間。
開關(guān)晶體管MP1響應于控制信號60周期性地導通并截止，其中控制信號 60具有電壓Vp^并且是由預驅(qū)動器電路62提供的，預驅(qū)動器電路62是由定 時和控制電路64所驅(qū)動的。電路64 —般可以接收關(guān)于該調(diào)節(jié)器的輸出的反饋 信息(未示出)，并且根據(jù)需要使晶體管MP1和MN1在各個開關(guān)周期內(nèi)交替 地周期性導通和截止以調(diào)節(jié)該調(diào)節(jié)器的輸出。晶體管MN1可以由電路64直接 控制，或者由電路64所驅(qū)動的預驅(qū)動器電路66來控制。當采用這種結(jié)構(gòu)時， MP1的開關(guān)操作就會在電路公共點51上引發(fā)噪聲，該噪聲按照MP1中的電流 i的變化率(即di/dt)變化。
預驅(qū)動器電路62可安排成向MP1提供控制信號60，以便于在不過度降低 調(diào)節(jié)器效率的情況下減小結(jié)點51上的di/dt噪聲。圖2b示出了預驅(qū)動器電路 62的基本工作情況的時序圖。預驅(qū)動器電路62采用電流Ipdrv來上拉和下拉控 制信號電壓V—v，以便于使MP1周期性地截止和導通；圖2b示出了p型開關(guān) 晶體管的電壓Vp^、電流I一v以及在結(jié)點50上的電壓(標注為"Vx")。如 圖所示，預驅(qū)動器電路62構(gòu)成了可自適應地改變Ip^，使得
一當MP1周期性截止(70)時(Vpdrv從低過渡到高)，當Vh小于閾值
電壓Vth—。ff時所提供的電流Ip^處于相對較高的電平(72)，而當V^大于閾 值電壓Vth一。ff時所提供的電流Ip^處于相對較低的電平(74);
一當MP1周期性導通(76)時(Vpdrv從高過渡到低)，當Vp^大于閾值
電壓Vth，時所提供的電流Ipdrv處于相對較低的電平(78)，而當Vpdrv小于閾 值電壓Vt、。。時，所提供的電流Ipdrv處于相對較高的電平(80)。
從圖2b可以看出，預驅(qū)動器電路62自適應地改變Ipdl_v， Ipdrv的幅值取決 于電壓Vpdrv。這樣，預驅(qū)動器電路就是"自定時的"，即，調(diào)節(jié)預驅(qū)動器電流 強度Ipdrv所需的全部信息都是取自預驅(qū)動器的輸出電壓VpdrV:控制信號60。
當適當選擇閾值電壓vth_。n和Vth_。ff時，上述自適應調(diào)節(jié)Ipdrv就具有限制在 電路公共點51上的di/dt引發(fā)的噪聲的效應。當MPl轉(zhuǎn)入截止時，所提供的Ipdrv 開始時處于相對較高的電平。在這一階段中，MP1的阻值變化很小，并因此di/dt 也很小。這里，較高的Ip一電平趨于使開關(guān)瞬變時間最小化。當Vp^增加到使 MPl的阻值迅速變化的那一點時(Vth—。ff)，就減小電平，從而使di/dt最
小化。同樣，當MP1導通時，所提供的Ipdrv開始時處于相對較低的電平，使得 MP1緩慢地導通并且使di/dt最小化。隨后，當MP1導通(Vth—。n)時，就使Ipdrv 增加到一高電平，以便于使開關(guān)瞬變時間最小化。于是，本發(fā)明的預驅(qū)動器電 路趨于減小di/dt引發(fā)的開關(guān)噪聲和開關(guān)瞬變時間。
預驅(qū)動器電路62的一個實施例如圖3a所示。電路62在輸入端100接收來 自定時和控制模塊64的輸入信號IN。在該實例中，當IN變?yōu)楦邥r，該開關(guān)晶 體管MP1將導通，而當IN變?yōu)榈蜁r，MP1就將截止。預驅(qū)動器電路具有"源" 側(cè)和"吸收(sink)"側(cè)。源側(cè)包括第一電流源102，當Vp^小于大約(VDD —Vth)并且IN表示MP1應該周期性截止時，第一電流源102向控制信號線60 提供電流Il，其中Vth是一個已知的電壓。源側(cè)還包括第二電流源104，當IN 表示MP1應該周期性截止時，第二電流源104向控制信號線60提供電流12。 預驅(qū)動器電路設計成，當IN表示MP1應該周期性截止時Ip&,Il+I2。
在圖3a所示的實施例中，電流源102采用PMOS FET MP2來實現(xiàn)，該 MP2連接在VDD和二極管連接的FET MP3之間，其漏極/柵極都連接著控制 信號線60。電流源104采用PMOS FET MP4來實現(xiàn)，該MP4連接在VDD和 線60之間。輸入信號IN施加于MP2和MP4的柵極。
在工作中，當在控制線60上的電壓Vpd 為低(使得MP1導通)并且IN 變?yōu)榈?表示MP1將要截止)時，MP3的柵極-源極和漏極-源極電壓將足夠大， 使得MP3導通。隨著IN變?yōu)榈停琈P2和MP4也將導通。在這些條件下，MP2 和MP3向控制信號線60傳導非零電流II， MP4向線60傳導非零電流12，從 而向控制信號線60提供的電流等于11 + 12。這對應于相對較高的Ip&v電流。
電流II和12將使Vp^開始增加。當Vp^增加至大約(VDD — Vth)時， 其中Vth是MP3的閾值電壓，MP3將截止并且電流II將變?yōu)榱恪，F(xiàn)在，只有 12被傳導至控制線60，這對應于相對較低的Ip&v電流。MP2、 MP3和MP4的 大小可根據(jù)需要來選擇，以便于獲得期望的II和12的關(guān)系。
如以上所述，當MP1變?yōu)榻刂箷r，預驅(qū)動器電路的目的是當Vp一小于
特定的閾值電壓時所提供的電流Ip&v處于相對較高的電平，當Vp^大于閾值電
壓時所提供的電流Ip^處于相對較低的電平。當在MPl中的電流變化率處于其 最高時，最好提供相對較低的Ip&v電平，從而減小由于開關(guān)MP1所引起的di/dt 引發(fā)的噪聲。通過使用具有類似閾值電壓的另一個PMOSPET (即MP3)，便 可以最好地模擬MP1的行為，使得當MP1中的電流變化率將要開始增大時MP3
就截止并電流Ipd^就減小。
預驅(qū)動器電路62的"吸收"側(cè)也類似地工作。吸收側(cè)包括第三電流源110， 當Vp^小于大約(VDD —Vth2)且IN表示MP1應該周期性導通時，第三電流 源110就向控制信號線60提供電流13，其中Vw是一個已知的電壓。吸收側(cè) 還包括第四電流源112，當IN表示MP1應該周期性導通時，第四電流源112 就向控制信號線60提供電流14。預驅(qū)動器電路可設計成，當IN表示MP1應 該周期性導通時Ip^二I3 + I4。
在圖3a所示的實施例中，電流源IIO采用NMOS FET MN2來實現(xiàn)，該FET MN2連接在控制信號線60和NMOS FET MN3之間，并且它的源極接地。電 流源112采用NMOS FETMN4來實現(xiàn)，該FET MN4連接在線60和接地之間。 輸入信號IN施加于MN2和MN4的柵極；以下將描述與MN3柵極的連接。
PMOSFETMP5用于模擬MP1的行為，并由此大致地檢測MP1中的電流 變化率何時將要增大。MP5的柵極連接著控制信號線60，并且它的源極連接著 VDD。當MP5的漏極與MN5的漏極短接(正如圖3a中的選項"A"所表示)時， 流過MP5的電流通過MN5鏡像反射到MN3。以下將討論使用一個任選的FET MN6的較佳實施例(如圖3a中的選項"B"所表示)。
在工作中，當控制信號線60上的電壓Vph為高(使得MP1截止)并且IN 變?yōu)楦?表示MP1將要導通)時，MP5將截止。其結(jié)果是，沒有電流鏡像到 MN3，電流源110截止，并且13為零。IN為高時，并且MN4將導通并且用于 將非零電流I4傳導至控制信號線60。在這樣的條件下，提供給控制信號線60 的電流等于13 + 14，其中I3為零，這對應于相對較低的Ip^電流。
電流I4將使Vpdrv開始下降。當Vpdrv下降至大約(VDD —Vth2)時，其中 Vw是MP5的閾值電壓，MP5將開始傳導被鏡像到MN3的電流，使電流源110 所傳導的電流I3從零開始增大?，F(xiàn)在，隨著兩個電流源110和112進行傳導， 提供給控制信號線60的電流等于13 + 14，這對應于相對較高的Ip&v電流。 MN2-MN5和MP5的大小可以根據(jù)需要來選擇，以便于獲得期望的13和14的 關(guān)系。
這一吸收側(cè)結(jié)構(gòu)用于實現(xiàn)適用于MP1導通的上述目的在MP1中的電流 變化率處于它的最高變化率時以相對較低的電平來提供電流Iph，以便于減小 由開關(guān)MP1所引起的di/dt引發(fā)的噪聲；以及在其它情況下以相對較高的電平 來提供電流Ipdw，以便于減小開關(guān)瞬變時間。
圖3b示出了預驅(qū)動器電路62在MP1周期性截止和導通時的工作情況。正 如以上所討論的那樣，當MP1截止時，Ip^二Il + I2初始是相對較高的。然而， 當Vpdrv大于(VDD — VtMMP3))時，電流Il變?yōu)榱悴⑶铱刂菩盘柧€的電壓Vpdrv 的變化率下降，以便于減小di/dt噪聲。當MP1導通時，Ipdrv二I3 + I4初始是相 對較低的，因為13 = 0;這就減小了 MP1的di/dt。然而，當Vp^小于(VDD —Vth(MP5))時，13就變成為非零的電流，Ip^就變得相對較高并且控制信號線 電壓Vpdrv的變化率增大，以便于減小開關(guān)瞬變時間。
在一較佳實施例中，MP5的漏極并沒有短接到MN5的漏極(正如上述選 項"A"所示)，而是NMOS FET MN6連接在MP5和MN5之間(如圖3a中選 項"B"所示)。采用這種結(jié)構(gòu)時，當Vp^低于(VDD — V
th PMOS^ (其中vth PMOS
是PMOS FET MP5的閾值電壓)時，MP5導通。MP5的漏極電流會取兩條路 徑流向MN5的柵極或者流向MN5的漏極(假定MN6至少部分導通)。如 果Vp^不是足夠低以使MN6截止，則MN6就充當電阻器，MP5的漏極電流 流過MN5的漏極，并且MN5的柵極電壓可由MP5電流來設置。隨著Vp^繼 續(xù)減小，MP5的漏極電流增加，MN6的阻值也隨之增加。其結(jié)果是，MP5的 柵極電壓增加。當V^v足夠低以使MN6的電阻開始限制電流流過MN5時， 迫使MP5的漏極電流流到MN5的柵極并且將MN5 (和MN3)的柵極電壓提 升至VDD。當Vp&v低于Vth—NM0S (其中Vth—NM0S是NMOS FET MN6的閾值電 壓)時，MN6完全截止，沒有電流流過MN5，并且MN5和MN3的柵極電壓 是VDD。于是，在Vpdrv從高過渡到低之后，F(xiàn)ET MN6防止電流流過MN5并 且確保MN3的柵極電壓處于VDD。
值得注意的是，預驅(qū)動器電路62可以采用許多不同的方式來實現(xiàn)。例如， 圖3c和圖3d示出了電流源102的兩個備選實施例。正如圖3a所示，當VpdfV 低于大約(VDD — Vth)時，這兩個實施例都將非零電流II傳導至控制信號線 60，其中V化是MP3a (見圖3c)或者MP3b (見圖3d)的閾值電壓。然而，當 Vpdrv增加至大約(VDD — Vth)時，則MP3將截止，并且電流I1變?yōu)榱恪?br> 當該預驅(qū)動器采用圖3a所示的方式來設計時，每當在結(jié)點50上的電壓Vx 在它的"高"(接近于VDD)和"低"(接近于接地)的狀態(tài)之間轉(zhuǎn)變時，一 種固有的箝位機制就會發(fā)生作用，這在該轉(zhuǎn)變過程中起到減弱或者抵消預驅(qū)動 器輸出強度的作用，并由此進一步減小di/dt引發(fā)的噪聲。圖4a和圖4b分別圖 示說明了適用于MP1導通時和MP1截止時的箝位機制的工作。請參閱圖2a，
在MP1的柵極和它的漏極和源極端之間存在著一些電容。該電容可以是存在于
FET的柵極及其漏極和源極端之間的固有的寄生電容所單獨構(gòu)成，或者可以包 括有意添加的、連接在MP1的柵極和漏極之間的電容Cl。當電壓Vx沒有變
化時，預驅(qū)動輸出電流ip^對MPi的柵極-源極和柵極-漏極電容(cpl，ncp2)
以及Cl (如果有的話)進行充電。在這些條件下，MP1的柵極電壓(Vpckv) 就會按照取決于Ip^和總的MP1柵極電容的速率而變化。
然而，當Vx轉(zhuǎn)變時，Vx變化的速率就引起附加的電流流過MPl的柵極-漏極電容以及流過C1 (如果存在的話)。其結(jié)果是，Ip^必須提供這種附加電 流，并且只有較少的電流可用于對MP1的柵極電容進行充電-從而減小了 VpdfV 的變化率。隨著Vx的轉(zhuǎn)變，它的變化率將達到一個穩(wěn)定狀態(tài)在這時，流過 MP1柵極-漏極的電容以及流過C1的電流等于Ip"。因此，在這一周期內(nèi)，沒 有預驅(qū)動器的輸出電流被用于對MP1柵極-源極電容進行充電，并且Vpdrv的變 化率以及MP1的漏極電流變化率都為零；這一周期被稱之為"箝位"周期。在 箝位周期內(nèi)，預驅(qū)動器電路不提供任何電流來改變MP1的柵極電壓，預驅(qū)動器 的強度基本為零，以及MP1的柵極電壓將保持為基本恒定。
值得注意的是，對于本發(fā)明的預驅(qū)動器電路的工作而言，電容Cl不是必 需的。然而，對于上述箝位機制的工作而言，在MP1的柵極和漏極之間的一些 電容卻是必需的。添加電容C1可增加MP1的柵極-漏極電容，它增加了箝位周 期的持續(xù)時間，并因此起到進一步減小Vx變化率的作用，從而減小由于快速 開關(guān)所引起的電磁干擾。
如上所述，NMOS開關(guān)晶體管12對di/dt的影響比PMOS開關(guān)晶體管10 要小。然而，為了進一步改善調(diào)節(jié)器的性能，類似于預驅(qū)動器62的預驅(qū)動器 66可以用于驅(qū)動NMOS開關(guān)晶體管12。
這類預驅(qū)動器66的一個可能實施例如圖5所示。電路在輸入端120處接 收來自定時和控制模塊64的輸入信號IN。在該實例中，當IN變?yōu)楦邥r，開關(guān) 晶體管MN1就將要截止，而當IN變?yōu)榈蜁r，MN1就將要導通。輸入信號IN 連接著PMOS FET MP6和NMOS FET MN7; MP6連接在VDD和預驅(qū)動器的 輸出122之間，而MN7連接在輸出122和接地之間；在輸出122上的電壓標 注為"Vndrv"。當IN為高時，MN7下拉V^v，而當IN為低時，MP6就上拉
為了改善調(diào)節(jié)器的性能，PMOSFETMP7連接在VDD和輸出122之間，
并且在MN1正被導通且V^v增加至大約Vth—NMOS時也被導通，其中Vth—NM0S
是MN1的閾值電壓。當導通時，MP7增加預驅(qū)動器電路的輸出電流1^v的幅 值，從而提供額外的充電電流來對MN1的柵極-源極寄生電容進行充電，這就 減小了 V^v的轉(zhuǎn)變時間并且提高了調(diào)節(jié)器的效率。
PMOSFETMP8連接在VDD和結(jié)點124之間，它連接著MP7的柵極。當 IN為高(表示MN1將要截止)時，反相器126的輸出使MP8導通，這就在 MP7的柵極上拉，從而使之保持截止。
當MN1導通時，IN為低，反相器126的輸出為高，并且NMOSFETMN8 就導通。在這種情況下，在結(jié)點124上的電壓取決于V^v的數(shù)值。這一關(guān)系可 以通過使用串聯(lián)連接在VDD和結(jié)點124之間的PMOS FETMP9禾B MP10以及 連接在結(jié)點124和MN8之間的NMOS FET MN9來確定，此時，MP9的柵極 連接著結(jié)點124而MP10的柵極連接著輸出122，MN9的柵極則連接著輸出122。
在工作中，IN從高轉(zhuǎn)變?yōu)榈鸵蚤_始使MN1導通的過程。這使MN8導通和
MP8截止。初始時，Vndrv處于接地或者接近于接地。在Vndrv低于Vth—NM0S (其
中Vth_NM0S是MN9的閾值電壓，它模擬開關(guān)晶體管MN1的行為)的時候，MN9 截止，沒有電流流過MP9和MP10;因此也就沒有電流流過MP7。當V^v增 加至大約Vth—NM0S時，MP9開始導通并且它的漏極電流通過MP9鏡像至MP7。 隨著V^rv的繼續(xù)增加，MP10的電阻就開始限制流過MP9的電流，MP9的漏 極電流就將結(jié)點124拉向接地，并且增加流過MP7的電流。當V^v變?yōu)榇笥?(VDD — Vt、畫os)時，MP10就完全截止，沒有電流流過MP9，結(jié)點124處于 接地，并且MP7完全導通，從而使得I^v相對較高。
當采用這種結(jié)構(gòu)時，正如以上所述，調(diào)節(jié)器的效率就能夠得到提高。圖5 所示的實施方式也具有確保當MN1導通時和MN1截止時所產(chǎn)生的轉(zhuǎn)變時間和 接地跳動大致相同的作用。
盡管本發(fā)明的預驅(qū)動器電路被顯示成與同步降壓型開關(guān)調(diào)節(jié)器一起使用， 但本發(fā)明并不限于這類調(diào)節(jié)器配置。本文所討論的預驅(qū)動器電路可以與任何開 關(guān)調(diào)節(jié)器配置一起使用，以減小由一個或者多個開關(guān)晶體管所產(chǎn)生的di/dt引發(fā) 的噪聲。
本文所述的預驅(qū)動器電路的實施方式僅作為一個實例。PMOS預驅(qū)動器62 和NMOS預驅(qū)動器66都可以采用許多不同的方式來實施。最重要的是將預驅(qū) 動器設計成它們的輸出電流可以自適應地調(diào)節(jié)以便限制由于調(diào)節(jié)器的開關(guān)晶
體管所產(chǎn)生的di/dt引發(fā)的噪聲。
對于業(yè)內(nèi)熟練的技術(shù)人士而言，雖然以上敘述和討論了本發(fā)明的實施例， 但是對于業(yè)內(nèi)熟練的普通技術(shù)人員而言，完全有可能采用眾多不同的實施例來 替代它們。因此，在不脫離本發(fā)明的精神和實質(zhì)的范圍內(nèi)只受所附權(quán)利要求書 的限制。
權(quán)利要求
1.一種開關(guān)調(diào)節(jié)器，它包括第一開關(guān)晶體管，它連接成響應于使所述晶體管周期性導通和截止的第一控制信號，在電源電壓VDD和第一結(jié)點之間傳導電流(i)；電路，它提供在所述第一結(jié)點和電路公共點之間的導電路徑，使得所述第一開關(guān)晶體管引發(fā)在所述電路公共點處隨di/dt變化的噪聲；以及預驅(qū)動器電路，它連接成向所述第一開關(guān)晶體管提供所述第一控制信號，所述第一控制信號具有電壓Vdrv，所述預驅(qū)動器電路采用電流Idrv上拉和下拉所述電壓Vdrv從而使所述第一開關(guān)晶體管周期性導通和截止，所述預驅(qū)動器電路設計成自適應地改變Idrv，使得當所述第一開關(guān)晶體管中的電流(i)的變化率(di/dt)相對較高時電流Idrv處于相對較低的電平，而當(di/dt)相對較低時所述電流Idrv處于相對較高的電平，所述Idrv的自適應調(diào)節(jié)限制所述電路公共點處的di/dt引發(fā)的噪聲。
2. 如權(quán)利要求1所述的調(diào)節(jié)器，其特征在于，在所述第一結(jié)點和電路公 共點之間提供導電路徑的所述電路包括響應于第二控制信號而周期性導通和 截止的第二開關(guān)晶體管。
3. 如權(quán)利要求1所述的調(diào)節(jié)器，其特征在于，所述第一開關(guān)晶體管是p 型晶體管，所述預驅(qū)動器電路設計成當所述晶體管周期性截止時，當V"小于第一閾值電壓時所述電流Idrv處 于相對較高的電平，而當V^大于所述第一閾值電壓時所述電流Idrv處于相對 較低的電平；以及當所述晶體管周期性導通時，當Vdrv大于第二閾值電壓時所述電流Ih處于相對較低的電平，而當v^小于第二閾值電壓時所述電流Uv處于相對較高的電平。
4. 如權(quán)利要求3所述的調(diào)節(jié)器，其特征在于，所述第一開關(guān)晶體管是PMOS 場效應晶體管(FET)。
5. 如權(quán)利要求4所述的調(diào)節(jié)器，其特征在于，所述第一和第二閾值電壓 是從所述預驅(qū)動器電路內(nèi)的各個FET的閾值電壓中所導出的。
6. 如權(quán)利要求3所述的調(diào)節(jié)器，其特征在于，所述預驅(qū)動器電路包括 輸入端，用于接收表明所述第一開關(guān)晶體管何時應該周期性導通和截止的 輸入信號；輸出端，用于提供所述第一控制信號； "源"側(cè)，包括第一電流源，當Vdrv小于所述第一閾值電壓且所述輸入信號表示所述 第一開關(guān)晶體管應該周期性截止時，所述第一電流源向所述輸出端提供非零的電流Il，所述第一閾值電壓大約等于(VDD — Vthl)，其中Vth,是一個已知的 電壓；禾口第二電流源，當所述輸入信號表示所述第一開關(guān)晶體管應該周期性截 止時，所述第二電流源向所述輸出端提供非零的電流I2，所述預驅(qū)動器電路設計成當所述輸入信號表示所述第一開關(guān)晶體管應該周期性截止時Idfv=Il + I2;以及"吸收"側(cè)，包括第三電流源，當V^小于所述第二閾值電壓且所述輸入信號表示所述 第一開關(guān)晶體管應該周期性導通時，所述第三電流源向所述輸出端提供非零電 流13，所述第二閾值電壓大約等于(VDD — Vth2)，其中Vth2是一個已知的電 壓；和第四電流源，當所述輸入信號表示所述第一開關(guān)晶體管應該周期性導通時，所述第四電流源向所述輸出端提供非零電流I4，所述預驅(qū)動器電路設計成當所述輸入信號表示所述第一開關(guān)晶體管應該周期性導通時Idrv二I3 + I4。
7. 如權(quán)利要求6所述的調(diào)節(jié)器，其特征在于，所述第一電流源包括第一PMOS場效應晶體管(FET)，它的柵極連接成接收隨所述輸入信號 而變化的信號，而它的漏極-源極電路連接在VDD和第二結(jié)點之間；以及第二二極管連接的PMOSFET，它的漏極-源極電路連接在所述第二結(jié)點和 所述輸出端之間；當V一小于大約(VDD — Vthl)且所述輸入信號表示所述第一開關(guān)晶體管 應該周期性截止時，所述第一和第二 PMOS FET將所述非零電流II傳導至所 述輸出端，其中Vth,是所述第二 PMOSFET的閾值電壓。
8. 如權(quán)利要求6所述的調(diào)節(jié)器，其特征在于，所述第一電流源包括 第一二極管連接的PMOS場效應晶體管(FET)，它使其漏極-源極電路連接在VDD和第二結(jié)點之間；以及第二PMOSFET，它的柵極連接成接收隨所述輸入信號而變化的信號，它 的漏極-源極電路連接在所述第二結(jié)點和所述輸出端之間；當V^小于大約(VDD — Vthl)且所述輸入信號表示所述第一開關(guān)晶體管 應該周期性截止時，所述第一和第二 PMOS FET將所述非零電流II傳導至所 述輸出端，其中Vth,是所述第一 PMOS FET的閾值電壓。
9. 如權(quán)利要求6所述的調(diào)節(jié)器，其特征在于，所述第一電流源包括 第一PMOS場效應晶體管(FET)，它的柵極連接著所述輸出端并且它的漏極-源極電路連接在VDD和第二結(jié)點之間；以及第二PMOSFET，它的漏極-源極電路連接在所述第二結(jié)點和所述輸出端之 間，并且它的柵極連接成接收隨所述輸入信號而變化的信號；當Vdrv小于大約(VDD — Vth,)且所述輸入信號表示所述第一開關(guān)晶體管 應該周期性截止時，所述第一和第二 PMOS FET將所述非零電流II傳導至所 述輸出端，其中Vth,是所述第一 PMOS FET的閾值電壓。
10. 如權(quán)利要求6所述的調(diào)節(jié)器，其特征在于，所述第二電流源包括PMOS 場效應晶體管(FET)，它的柵極連接成接收隨所述輸入信號而變化的信號， 它的漏極-源極電路連接在VDD和所述輸出端之間，使得當所述輸入信號表示 所述第一開關(guān)晶體管應該周期性截止時所述FET將所述非零電流I2傳導至所 述輸出端。
11. 如權(quán)利要求6所述的調(diào)節(jié)器，其特征在于，所述第三電流源包括 第一NMOS場效應晶體管(FET)，它的柵極連接成接收隨所述輸入信號而變化的信號，它的漏極-源極電路連接在所述輸出端和第二結(jié)點之間；第二NMOSFET，它的漏極-源極電路連接在所述第二結(jié)點和所述電路公共 點之間；以及電路，設計成當V&v小于大約(VDD — Vth2)時使所述第二NMOSFET導通；當V^小于大約(VDD — Vth2)且所述輸入信號表示所述第一開關(guān)晶體管 應該周期性導通時，所述第一和第二NMOSFET傳導來自所述輸出端的所述非 零電流 13。
12. 如權(quán)利要求ll所述的調(diào)節(jié)器，其特征在于，設計成使所述第二NMOS FET導通的所述電路包括第一PMOSFET，它的柵極連接著所述輸出端，它的漏極-源極電路連接在 VDD和第三結(jié)點之間；以及第三NMOSFET，它連接在所述第三結(jié)點和所述電路公共點之間并且設計 成與所述第二 NMOS FET —起形成電流鏡，使得所述第一 PMOS FET中的電 流鏡像至所述第二NMOSFET，還使得當V^小于大約(VDD — Vth2)時所述 第二 NMOS FET導通并傳導所述非零電流13，其中Vth2是所述第一 PMOS FET 的閾值電壓。
13. 如權(quán)利要求12所述的調(diào)節(jié)器，其特征在于，所述電路還包括第四NMOS FET，它的柵極連接著所述輸出端，它的漏極-源極電路連接在所述第三結(jié)點和 所述第三NMOS FET的漏極之間，使得所述第四NMOS FET防止在V^被下 拉時電流流過所述第三NMOS FET。
14. 如權(quán)利要求6所述的調(diào)節(jié)器，其特征在于，所述第四電流源包括NMOS 場效應晶體管(FET)，它的柵極連接成接收隨所述輸入信號而變化的信號， 它的漏極-源極電路連接在所述輸出端和所述電路公共點之間，使得所述NMOS FET在當所述輸入信號表示所述第一開關(guān)晶體管應該周期性導通時傳導來自所 述輸出端的所述非零電流I4。
15. 如權(quán)利要求1所述的調(diào)節(jié)器，其特征在于，所述第一結(jié)點響應于所述 第一開關(guān)晶體管周期性地導通和截止而在第一和第二狀態(tài)之間轉(zhuǎn)變，還包括連 接在所述第一節(jié)點和所述控制信號之間的電容，該電容使來自所述第一開關(guān)晶 體管的Idrv的一部分發(fā)生轉(zhuǎn)移，從而減小了所述第一結(jié)點上的電壓在所述第一 和第二狀態(tài)之間轉(zhuǎn)變時V"的變化率。
16. 如權(quán)利要求15所述的調(diào)節(jié)器，其特征在于，所述電容包括在所述第 一開關(guān)晶體管的各端點之間所存在的固有寄生電容。
17. 如權(quán)利要求16所述的調(diào)節(jié)器，其特征在于，所述電容還包括連接在 所述第一結(jié)點和所述控制信號之間的電容器。
18. 如權(quán)利要求1所述的調(diào)節(jié)器，其特征在于，在所述第一結(jié)點和電路公 共點之間提供導電路徑的所述電路包括響應于第二控制信號而周期性導通和 截止的第二開關(guān)晶體管，還包括連接在所述第一結(jié)點和所述調(diào)節(jié)器的輸出端之 間的電感器，所述調(diào)節(jié)器設計成像同步降壓調(diào)節(jié)器那樣工作。
19. 如權(quán)利要求1所述的調(diào)節(jié)器，其特征在于，在所述第一結(jié)點和電路公 共點之間提供導電路徑的所述電路包括響應于第二控制信號而周期性導通和 截止的第二n型開關(guān)晶體管， 所述調(diào)節(jié)器還包括第二預驅(qū)動器電路，它連接成向所述第二開關(guān)晶體管提 供所述第二控制信號，所述第二控制信號具有電壓Vd,v2，所述第二預驅(qū)動器電 路使用電流Id,v2來上拉和下拉所述電壓V^2從而使所述第二開關(guān)晶體管周期性 導通和截止，所述第二預驅(qū)動器電路設計成自適應地改變Idfv2，使得當所述第 二開關(guān)晶體管周期性導通時，Idrv在Vd^小于閾值電壓Vth3時處于相對較低的 電平，其中Vth3是一個已知的電壓，而Ih在V^2大于Vth3時處于相對較高 的電平，使得Uv的自適應調(diào)節(jié)提高了調(diào)節(jié)器效率。
20. 如權(quán)利要求19所述的調(diào)節(jié)器，其特征在于，所述第二開關(guān)晶體管是NMOS場效應晶體管并且V^大致等于所述第二開關(guān)晶體管的閾值電壓。
21. —種采用預驅(qū)動器電路的同步降壓開關(guān)調(diào)節(jié)器，它包括第一p型開關(guān)晶體管，它連接成響應于使所述第一晶體管周期性導通和截止的第一控制信號，在電源電壓VDD和第一結(jié)點之間傳導電流(i);第二n型開關(guān)晶體管，它連接成響應于使所述第二晶體管周期性導通和截 止的第二控制信號，在所述第一結(jié)點和電路公共點之間傳導電流，所述第二晶 體管在所述第一結(jié)點和所述電路公共點之間提供一導電路徑，使得所述第一開關(guān)晶體管在所述電路公共點處引發(fā)隨di/dt而變化的噪聲； 電感器，它連接在所述第一結(jié)點和輸出端之間；以及預驅(qū)動器電路，它連接成向所述第一開關(guān)晶體管提供所述第一控制信號； 所述第一控制信號具有電壓V一，所述預驅(qū)動器電路用電流Uv上拉和下拉所 述電壓V一，以使所述第一開關(guān)晶體管周期性導通和截止，所述預驅(qū)動器電路 設計成自適應地改變Idrv，使得當所述第一開關(guān)晶體管周期性截止時，所述電流Ih在V^小于第一閾值 電壓時處于相對較高的電平，而所述電流Ih在Vdrv大于所述第一閾值電壓時 處于相對較低的電平；以及當所述第一開關(guān)晶體管周期性導通時，所述電流1^在V^大于第二閾值 電壓時處于相對較低的電平，而所述電流I&v在Vdrv小于所述第二閾值電壓時處于相對較高的電平；使得所述I^的自適應調(diào)節(jié)限制在所述電路公共點上的di/dt引發(fā)的噪聲。
22. 如權(quán)利要求21所述的調(diào)節(jié)器，其特征在于，所述第一開關(guān)晶體管是 PMOS場效應晶體管(FET)，所述第二開關(guān)晶體管是NMOSFET。
23. 如權(quán)利要求22所述的調(diào)節(jié)器，其特征在于，所述第一和第二閾值電壓是從所述預驅(qū)動器電路內(nèi)的各個FET的閾值電壓推出的。
全文摘要
一種開關(guān)電壓調(diào)節(jié)器，它包括開關(guān)晶體管(MP1)，它可響應于使該晶體管周期性導通和截止的控制信號，在電源電壓(Vdd)和第一結(jié)點(5.0.)之間傳導電流(i)；以及用于提供控制信號的“預驅(qū)動器”電路(62)?？刂菩盘柺怯秒娏鱅_drv來上拉和下拉的。預驅(qū)動器電路自適應地改變I_drv，使得I_drv在開關(guān)晶體管(MP1)中的電流i的變化率(di/dt)相對較高時處于相對較低的電平，而在di/dt相對較低時處于相對較高的電平。
文檔編號H02M1/08GK101116246SQ200580047739
公開日2008年1月30日 申請日期2005年11月10日 優(yōu)先權(quán)日2004年12月7日
發(fā)明者江雪松 申請人:模擬設備股份有限公司