專利名稱：抗單粒子翻轉可置位和復位的掃描結構d觸發(fā)器的制作方法
技術領域：
本發(fā)明涉及一種帶有可置位和復位結構以及掃描結構的主從D觸發(fā)器，特別涉及一種抗單粒子翻轉(Signal event upset)可置位和復位的掃描結構D觸發(fā)器。
背景技術：
在宇宙空間中，存在大量高能粒子(質子、電子、重離子)和帶電粒子。集成電路受這些高能粒子和帶電粒子的轟擊后，集成電路中會產生電子脈沖，可能使集成電路內部節(jié)點原有的電平發(fā)生翻轉，此效應稱為單粒子翻轉(SEU)。單粒子轟擊集成電路的LET(線性能量轉移)值越高，產生的電子脈沖越強。航空、航天領域中使用的集成電路都會受到單粒子翻轉的威脅，使集成電路工作不穩(wěn)定，甚至產生致命的錯誤，因此開發(fā)先進的集成電路抗單粒子翻轉加固技術尤為重要。集成電路的抗單粒子翻轉加固技術可以分為系統(tǒng)級加固、電路級加固和器件級加固。系統(tǒng)級加固的集成電路可靠性高，但版圖面積大、功耗大、運行速度慢。器件級加固的集成電路運行速度快，版圖面積小、功耗低，但器件級加固實現難度大，成本高。電路級加固的集成電路可靠性高，版圖面積、功耗和運行速度優(yōu)于系統(tǒng)級加固的集成電路，且實現難度和成本小于器件級加固的集成電路，是十分重要的集成電路抗單粒子翻轉加固方法。D觸發(fā)器是時序邏輯電路中使用最多的單元之一，其抗單粒子翻轉能力直接決定了集成電路的抗單粒子翻轉能力。對D觸發(fā)器進行電路級加固可以在較小的版圖面積、功耗和成本下有效地提高集成電路的抗單粒子翻轉能力。傳統(tǒng)的D觸發(fā)器為主從D觸發(fā)器，一般由主級鎖存器和從級鎖存器串聯構成，鎖存器的抗單粒子翻轉加固是實現D觸發(fā)器抗單粒子加固的有效方法。T. Clain等人在IEEE Transaction on Nuclear Science (IEEE 原子能禾斗學學報)上發(fā)表的 “Upset Hardened Memory Design for Submicron CMOS ^Technology”(在亞微米 CMOS 技術下的翻轉加固存儲單元設計)(1996年12月第6期43卷，第觀74 2878頁)提出了一種冗余加固的鎖存器，該鎖存器在經典鎖存器結構的基礎上增加了一個反相器和一個反饋回路，與原有反相器和反饋回路互為冗余電路。反相器中N管的輸入和P管的輸入分離，分別連接兩個反饋回路，反饋回路中C2MOS電路的N管和P管的輸入分別來自兩個反相器的輸出。該鎖存器的信號輸入和信號保存由C2MOS時鐘電路控制。該冗余加固的鎖存器優(yōu)點在于轟擊一個節(jié)點時產生的翻轉電平可以通過其冗余電路內對應節(jié)點的正確電平恢復到原來狀態(tài)。該冗余加固的鎖存器的不足在于輸入端兩個互為冗余的C2MOS電路共用一個上拉PMOS管和一個下拉NMOS管，使反饋回路中C2MOS電路的輸出節(jié)點與冗余電路對應節(jié)點之間存在一個間接通路，當單粒子轟擊使該C2MOS電路輸出節(jié)點的電平翻轉，則該翻轉電平會沿間接通路傳播到冗余電路的對應節(jié)點，如果單粒子轟擊的LET值較高，則兩個互為冗余的電路均會發(fā)生電平翻轉，最終使鎖存器的輸出也發(fā)生翻轉。由兩個該種冗余加固的鎖存器串聯組成的傳統(tǒng)冗余加固的D觸發(fā)器，當單粒子轟擊的LET值較高，則兩個互為冗余的電路也均會發(fā)生電平翻轉，最終使傳統(tǒng)冗余加固的D觸發(fā)器的輸出也發(fā)生翻轉。R. Naseer等人在the 48thIEEE International Midwest Symposium on Circuits and Systems (第 48 屆 IEEE 電路和系統(tǒng)中西部國際會議)上發(fā)表的“The DF-DICE Storage Element for Immunity to Soft Errors”(對軟錯誤免疫的DF-DICE存儲單元)也提出了一種與上述鎖存器結構類似的冗余加固的鎖存器。此鎖存器輸入端的兩個C2MOS電路是完全獨立的，兩個互為冗余的電路中對應節(jié)點不存在間接通路，克服了 T. Clain等人提出的冗余加固的鎖存器的不足之處。但R. Naseer等人提出的冗余加固的鎖存器在反饋回路中使用了傳輸門結構，當一個節(jié)點受單粒子轟擊發(fā)生翻轉時，其冗余電路將正確電平通過傳輸門反饋至該節(jié)點。由于傳輸門結構的噪聲容限較低，反饋回路的信號反饋能力較弱，當單粒子轟擊的LET值較高時，反饋回路不能使該節(jié)點恢復正確電平，嚴重影響了該鎖存器抗單粒子翻轉能力。由兩個該種冗余加固的鎖存器串聯組成的傳統(tǒng)冗余加固的D觸發(fā)器，當單粒子轟擊的LET值較高時，也會因為反饋回路中的傳輸門結構，不能使該節(jié)點恢復正確電平，影響了該傳統(tǒng)冗余加固的D 觸發(fā)器抗單粒子翻轉能力。專利號為CN101499788A的中國專利公開了一種抗單粒子翻轉和單粒子瞬態(tài)脈沖的D觸發(fā)器。該發(fā)明是一種結構類似于時間采樣結構的D觸發(fā)器，包括兩個多路開關、兩個延遲電路、兩個保護門電路和三個反相器，實現了 D觸發(fā)器的抗單粒子翻轉加固。由于采用延遲電路和保護門電路來屏蔽轟擊產生的電子脈沖，當單粒子轟擊的LET值較高時，電子脈沖寬度會大于延遲電路的延遲時間，使保護門電路的輸出電平發(fā)生翻轉，大大降低了該D 觸發(fā)器的抗單粒子翻轉能力。普通主從D觸發(fā)器不利于在測試階段對電路進行檢測，使得測試工作變得非常繁瑣、復雜。在普通主從D觸發(fā)器結構基礎之上加入掃描結構(在哪？)，可以有效地簡化電路測試工作，即在測試階段可以通過掃描信號控制主從D觸發(fā)器的輸入，進而控制電路狀態(tài)。某些集成電路需要控制集成電路中D觸發(fā)器的狀態(tài)，強制D觸發(fā)器輸出高電平或低電平以及把其中鎖存的數據置為邏輯“1”或邏輯“0”。在D觸發(fā)器原有的結構基礎上增加置位和復位電路以及置位信號端和復位信號端，可以實現D觸發(fā)器自身的置位和復位結構，并通過置位和復位信號來控制D觸發(fā)器的置位和復位功能。但目前可置位和復位的掃描結構D觸發(fā)器抗單粒子翻轉能力均不高，不利于在航空、航天等領域的集成電路芯片中使用。

發(fā)明內容
本發(fā)明要解決的技術問題是，針對目前抗單粒子翻轉可置位和復位的掃描結構D 觸發(fā)器抗單粒子翻轉能力不高的問題，提出一種抗單粒子翻轉可置位和復位的掃描結構D 觸發(fā)器，它可以在較高LET值的單粒子轟擊下正常工作而不產生單粒子翻轉。本發(fā)明提出的抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器由時鐘電路、掃描控制緩沖電路、復位緩沖電路、主鎖存器、從鎖存器和輸出緩沖電路組成。本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器有六個輸入端和兩個輸出端。六個輸入端分別是CK即時鐘信號輸入端、D即數據信號輸入端、SE即掃描控制信號輸入端、SI即掃描數據輸入端、SN即置位信號輸入端和RN復位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數據信號。
時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN。時鐘電路為一個兩級反相器，由第一級反相器和第二級反相器組成；第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極1^1、Ps2 連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE，輸出端為SEN。掃描控制緩沖電路由第三PMOS管和第三NMOS管組成。第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS。第三PMOS管的柵極Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3連接Pd3。復位緩沖電路有一個輸入端和一個輸出端，輸入端為RN，輸出端為R。復位緩沖電路為一個一級反相器，由第四十一 PMOS管和第四十一 NMOS管組成，第四十一 PMOS管的柵極1^41連接RN，漏極Pd41連接第四十一 NMOS管的漏極Nd41并作為復位緩沖電路的輸出 R，源極1^41連接電源VDD ；第四i^一 NMOS管柵極Ng41連接RN，漏極Nd41連接Pd41，源極 Ns41 接地 VSS。主鎖存器和從鎖存器均為冗余加固的鎖存器，并且主鎖存器中還包括掃描結構。 主鎖存器和從鎖存器前后串聯，并均與時鐘電路和復位緩沖電路連接。主鎖存器又與掃描緩沖控制電路連接，從鎖存器與輸出緩沖電路連接。主鎖存器有八個輸入端和一個輸出端，八個輸入端為D、C、CN、SE、SEN、Si、SN、R， 一個輸出端為M0。主鎖存器由二十個PMOS管和二十個NMOS管組成，主鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四PMOS管的柵極Pg4連接Si，漏極Pd4連接第五PMOS管的源極1^5，源極Ps4連接電源VDD ’第五PMOS管的柵極Pg5連接 SEN,漏極Pd5連接第八PMOS管的源極1^8，源極Ps5連接Pd4 ；第六PMOS管的柵極Pg6連接 SE，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6連接電源VDD ；第七PMOS管的柵極Pg7 連接D，漏極Pd7連接1^8，源極Ps7連接Pd6 ；第八PMOS管的柵極PgS連接C，漏極PdS連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9連接Si，漏極Pd9連接第十PMOS管的源極I^slO，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接SEN，漏極 PdlO連接第十三PMOS管的源極1^13，源極I3sIO連接Pd9 ；第i^一 PMOS管的柵極I3gIl連接 SE,漏極Pdl 1連接第十二PMOS管的源極1^12，源極hi 1連接電源VDD ；第十二PMOS管的柵極1^12連接D，漏極Pdl2連接1^13，源極1^12連接Pdll ；第十三PMOS管的柵極1^13連接 C，漏極Pdl3連接第九NMOS管的漏極Nd9，源極1^13連接PdlO ；第十四PMOS管的柵極I3gH 連接R，漏極Pdl4連接第十五PMOS管的源極1^15，源極I3sH連接電源VDD ；第十五PMOS管的柵極1^15連接Pd8，漏極Pdl5連接第十四NMOS管的漏極Ndl4并作為主鎖存器的輸出端M0，源極1^15連接Pdl4 ；第十六PMOS管的柵極1^16連接SN，漏極Pdl6連接Pdl5，源極 Psie連接電源VDD ；第十七PMOS管的柵極1^17連接R，漏極Pdl7連接第十八PMOS管的源極1^18，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18連接Pdl3，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極1^18連接Pdl7 ；第十九PMOS管的柵極1^19連接SN，漏極 Pdl9連接Pdl8，源極1^19連接電源VDD ；第二十PMOS管的柵極1^20連接Pdl8，漏極Pd20 連接第二i^一 PMOS管的源極1^21，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極1^21 連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極1^21連接Pd20 ；第二十二 PMOS管的柵極1^22連接Pdl5，漏極Pd22連接第二十三PMOS管的源極1^23，源極1^22連接電源 VDD ；第二十三PMOS管的柵極1^23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22， 源極1^23連接Pd22 ；第四NMOS管的柵極Ng4連接CN，漏極Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接SE，漏極Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極Nd6連接Ns5，源極Ns6接地 VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極Ns7連接第八NMOS管的漏極 Nd8 ；第八NMOS管的柵極Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8接地VSS ；第九NMOS管的柵極Ng9連接CN，漏極Nd9連接Pdl3，源極Ns9連接第十NMOS管的漏極NdlO ；第十NMOS 管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第i^一 NMOS管的漏極Ndll ；第 i^一 NMOS管的柵極Ngl 1連接SI，漏極Ndl 1連接Ns 10，源極Nsl 1接地VSS ；第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ；第十三 NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ；第十四NMOS管的柵極Ngl4連接Pdl3，漏極Ndl4連接Pdl5，源極Nsl4連接第十六NMOS管的漏極Ndl6 ；第十五NMOS管的柵極Ngl5連接R，漏極Ndl5連接Pdl5，源極Nsl5連接Ndl6 ；第十六NMOS管的柵極1^16連接SN，漏極Ndl6連接Nsl4，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7 連接Pd8，漏極Ndl7連接Pdl8，源極Nsl7連接第十九NMOS管的漏極Ndl9 ；第十八NMOS管的柵極Ngl8連接R，漏極Ndl8連接Pdl8，源極Nsl8連接Ndl9 ；第十九NMOS管的柵極Ngl9 連接SN，漏極Ndl9連接Nsl7，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極 Ng21連接Pdl5，漏極Nd21連接Ns20，源極Ns21接地VSS ；第二十二 NMOS管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三NMOS管的漏極Nd23 ；第二十三NMOS管的柵極Ng23連接Pdl8，漏極Nd23連接Ns22，源極Ns23接地VSS。第四PMOS管、第五PMOS 管、第六PMOS管以及第五NMOS管、第六NMOS管、第八NMOS管組成主鎖存器中的掃描結構。
從鎖存器有五個輸入端和一個輸出端，五個輸入端為Mo、C、CN、SN、R，一個輸出端為SO。從鎖存器由十四個PMOS管和十四個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十四PMOS管的柵極1 連接M0，漏極 Pd24連接第二十五PMOS管的源極1^25，源極I^sM連接電源VDD ；第二十五PMOS管的柵極 Pg25連接CN，漏極Pd25連接第二十四NMOS管的漏極NdM，源極1^25連接PdM ；第二十六 PMOS管的柵極1 連接M0，漏極Pc^6連接第二十七PMOS管的源極1^27，源極連接電源VDD ；第二十七PMOS管的柵極1^27連接CN，漏極Pd27連接第二十六NMOS管的漏極而沈，源極1^27連接Pc^6 ；第二十八PMOS管的柵極1 連接R，漏極Pc^8連接第二十九 PMOS管的源極I3S^，源極I3S^連接電源VDD ；第二十九PMOS管的柵極1 連接Pd27，漏極Pc^9連接第二十八NMOS管的漏極而觀并作為從鎖存器的輸出端S0，源極1^ 連接 Pd28 ；第三十PMOS管的柵極1^30連接SN，漏極Pd30連接Pc^9，源極1^30連接電源VDD ； 第三i^一 PMOS管的柵極1^31連接R，漏極Pd31連接第三十二 PMOS管的源極1^32，源極Ps31連接電源VDD ；第三十二 PMOS管的柵極1^32連接Pd25，漏極Pd32連接第三i^一 NMOS 管的漏極Nd31，源極1^32連接Pd31 ；第三十三PMOS管的柵極1^33連接SN，漏極Pd33連接Pd32，源極1^33連接電源VDD ；第三十四PMOS管的柵極1^34連接Pd32，漏極Pd34連接第三十五PMOS管的源極1^35，源極1^34連接電源VDD ；第三十五PMOS管的柵極1^35連接C，漏極Pd35連接第三十四NMOS管的漏極Nd34，源極1^35連接Pd34 ；第三十六PMOS管的柵極1^36連接Pd29，漏極Pd36連接第三十七PMOS管的源極1^37，源極1^36連接電源 VDD ；第三十七PMOS管的柵極1^37連接C，漏極Pd37連接第三十六NMOS管的漏極Nd36，源極Ps37連接Pd36。第二十四NMOS管的柵極NgM連接C，漏極NdM連接Pd25，源極NsM 連接第二十五NMOS管的漏極Nd25 ；第二十五NMOS管的柵極Ng25連接M0，漏極Nd25連接 Ns24,源極Ns25接地VSS ；第二十六NMOS管的柵極Ng^連接C，漏極Nc^6連接Pd27，源極 Ns26連接第二十七NMOS管的漏極Nd27 ；第二十七NMOS管的柵極Ng27連接M0，漏極Nd27 連接NW6，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng^連接Pd25，漏極Nc^8連接卩業(yè)9，源極NW8連接第三十NMOS管的漏極Nd30 ；第二十九NMOS管的柵極Ng^連接R，漏極Nc^9連接Pc^9，源極NW9連接Nd30 ；第三十NMOS管的柵極Ng30連接SN，漏極Nd30連接NW8，源極Ns30接地VSS ；第三i^一 NMOS管的柵極Ng31連接Pd27，漏極Nd31連接Pd32， 源極Ns31連接第三十三NMOS管的漏極Nd33 ；第三十二 NMOS管的柵極Ng32連接R，漏極 Nd32連接Pd32，源極Ns32連接Nd33 ；第三十三NMOS管的柵極1^33連接SN，漏極Nd33連接Ns31，源極Ns33接地VSS ；第三十四NMOS管的柵極Ng34連接CN，漏極Nd34連接Pd35， 源極Ns34連接第三十五NMOS管的漏極Nd35 ；第三十五NMOS管的柵極Ng35連接Pc^9，漏極Nd35連接Ns34，源極Ns35接地VSS ；第三十六NMOS管的柵極Ng36連接CN，漏極Nd36連接Pd37，源極Ns36連接第三十七NMOS管的漏極Nd37 ；第三十七NMOS管的柵極Ng37連接 Pd32，漏極Nd37連接Ns36，源極Ns37接地VSS。輸出緩沖電路有一個輸入端和兩個輸出端，一個輸入端為S0，兩個輸出端為QN、 Q0輸出緩沖電路由三個PMOS管和三個NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十八PMOS管的柵極1^38連接S0，漏極 Pd38連接第三十八NMOS管的漏極Nd38，源極1^38連接電源VDD ；第三十九PMOS管的柵極 Pg39連接S0，漏極Pd39連接第三十九NMOS管的漏極Nd39并作為緩沖電路的一個輸出QN， 源極1^39連接電源VDD ；第四十PMOS管的柵極1^40連接Pd38，漏極Pd40連接第四十NMOS 管的漏極Nd40并作為緩沖電路的一個輸出Q，源極1^40連接電源VDD ；第三十八NMOS管的柵極Ng38連接S0，漏極Nd38連接Pd38，源極Ns38接地VSS ；第三十九NMOS管的柵極Ng39 連接S0，漏極Nd39連接Pd39，源極Ns39接地VSS ；第四十NMOS管的柵極Ng40連接Pd38， 漏極Nd40連接Pd40，源極Ns40接地VSS。本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器工作過程如下本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器在處于掃描狀態(tài)的時侯也可進入復位狀態(tài)或置位狀態(tài)。本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器可以在任意時刻進行置位和復位，置位和復位功能由SN即置位信號輸入端和RN即復位信號輸入端共同控制。當SN為低電平、RN為任意電平、SE為任意電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器均進入置位狀態(tài)，即主鎖存器和從鎖存器均被強行鎖存邏輯“1”，輸出緩沖電路的輸出端Q和QN分別為高電平和低電平。當SN為高電平、RN、SE為任意電平為低電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器進入復位狀態(tài)，即主鎖存器和從鎖存器均被強行鎖存邏輯“0”，輸出緩沖電路的輸出端Q和QN分別為低電平和高電平。當SN為高電平、RN為高電平、SE為低電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器處于正常工作狀態(tài)，即時鐘電路接收CK，對CK進行緩沖后分別產生與 CK反相的CN和與CK同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。在CK為低電平期間，CN為高電平、C為低電平，主鎖存器開啟，接收D并對其進行緩沖處理后輸出與D同相的M0，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的MO而是保存上一個CK下降沿采樣到的MO ；在CK為高電平期間，CN為低電平、C為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的D并輸出與D同相的M0，從鎖存器開啟并接收主鎖存器的輸出M0，對 MO進行緩沖處理并輸出與MO同相的SO。在任意時刻輸出緩沖電路都要接收從鎖存器的輸出S0，對SO緩沖并輸出與SO反相的QN和與SO同相的Q。在任意時刻第二反相器電路都要接收從鎖存器的輸出SON，對SON緩沖并輸出與SON反相的Q。當SN為高電平、RN為高電平、SE為高電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器處于掃描工作狀態(tài)，即時鐘電路接收CK，對CK進行緩沖后分別產生與 CK反相的CN和與CK同相的C，并且把CN和C傳入到主鎖存器和從鎖存器。在CK為低電平期間，CN為高電平、C為低電平，主鎖存器開啟，接收SI并對其進行緩沖處理后輸出與SI 同相的M0，從鎖存器處于保存狀態(tài)，不接收主鎖存器輸出的MO而是保存上一個CK下降沿采樣到的MO ；在CK為高電平期間，CN為低電平、C為高電平，主鎖存器處于保存狀態(tài)，保存前一個CK上升沿采樣到的SI并輸出與SI同相的M0，從鎖存器開啟并接收主鎖存器的輸出 M0，對MO進行緩沖處理并輸出與MO同相的SO。在任意時刻輸出緩沖電路都要接收從鎖存器的輸出S0，對SO緩沖并輸出與SO反相的QN和與SO同相的Q。在任意時刻第二反相器電路都要接收從鎖存器的輸出S0N，對SON緩沖并輸出與SON反相的Q。采用本發(fā)明可以達到以下技術效果本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器的抗單粒子翻轉能力優(yōu)于傳統(tǒng)未加固可置位和復位的掃描結構D觸發(fā)器、時間采樣加固可置位和復位的掃描結構 D觸發(fā)器和傳統(tǒng)冗余加固可置位和復位的掃描結構D觸發(fā)器。因為本發(fā)明對傳統(tǒng)未加固可置位和復位的掃描結構D觸發(fā)器結構進行改造，對主鎖存器和從鎖存器均進行了雙模冗余加固，并針對主鎖存器和從鎖存器中C2MOS電路結構進行了改進，即分離互為冗余的C2MOS 電路中的上拉電路和下拉電路，進一步提高了本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器的抗單粒子翻轉能力。本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器適合用于抗單粒子翻轉加固集成電路的標準單元庫，應用于航空、航天等領域。


圖1為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器邏輯結構示意圖。圖2為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器中時鐘電路結構示意圖。圖3為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器中掃描控制緩沖電路結構示意圖。圖4為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器中復位緩沖電路結構示意圖。圖5為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器中主鎖存器結構示意圖。圖6為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器中從鎖存器結構示意圖。圖7為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器中輸出緩沖電路結構示意圖。
具體實施例方式圖1為本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器邏輯結構示意圖。 本發(fā)明由時鐘電路(如圖2所示)、掃描控制緩沖電路(如圖3所示)、復位緩沖電路(如圖4所示)、主鎖存器(如圖5所示)、從鎖存器(如圖6所示)和輸出緩沖電路(如圖7 所示)組成。本發(fā)明有六個輸入端和兩個輸出端。兩個輸入端分別是CK即時鐘信號輸入端、D即數據信號輸入端、SE即掃描控制信號輸入端、SI即掃描數據輸入端、SN即置位信號輸入端和RN復位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數據信號。時鐘電路接收CK，對CK進行緩沖處理后分別輸出C和CN。掃描控制緩沖電路對SE進行緩沖，輸入與SE反相的SEN，并把SEN傳入主鎖存器中。復位緩沖電路對RN進行緩沖， 輸入與RN反相的R，并把R傳入主鎖存器和從鎖存器中。主鎖存器接收D、C、CN、SE、SEN、 Si、R、SN,主鎖存器在C、CN、SE、SEN、R、SN的控制下對D或SI進行鎖存等處理后輸出M0。 從鎖存器接收M0、C、CN、R和SN，從鎖存器在C、CN、R和SN的控制下對MO進行鎖存等處理后分別輸出SO。輸出緩沖電路接收S0，對其進行緩沖處理后輸出Q和QN。SN為高電平、RN 為高電平、SE為低電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器處于正常工作狀態(tài)；SN為高電平、RN為高電平、SE為高電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器處于掃描工作狀態(tài)；SN為高電平、RN為低電平時，本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器進入復位狀態(tài)。SN為低電平、RN為高電平或低電平時， 本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器均進入置位狀態(tài)。如圖2所示，時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN。 時鐘電路為一個兩級反相器，第一級反相器由第一 PMOS管和第一 NMOS管組成，第一 PMOS 管的柵極I^gl連接CK，漏極Pdl連接第一NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端 CN。第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C。第二 NMOS管的柵極Ng2連接CN，漏極Nd2連接Pd2。第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極I3sUd連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS。如圖3所示，掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE，輸出端為SEN。掃描控制緩沖電路由第三PMOS管和第三NMOS管組成。第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS。第三PMOS管的柵極Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3連接Pd3。如圖4所示，復位緩沖電路有一個輸入端和一個輸出端，輸入端為RN，輸出端為R。 復位緩沖電路為一個一級反相器，由第四十一 PMOS管和第四十一 NMOS管組成，第四十一 PMOS管的柵極1^41連接RN，漏極Pd41連接第四十一 NMOS管的漏極Nd41并作為復位緩沖電路的輸出R，源極1^41連接電源VDD ；第四i^一 NMOS管柵極Ng41連接RN，漏極Nd41連接Pd41，源極Ns41接地VSS。如圖5所示，主鎖存器有八個輸入端和一個輸出端，八個輸入端為D、C、CN、SE、 SEN、SI、SN、R，一個輸出端為M0。主鎖存器由二十個PMOS管和二十個NMOS管組成，主鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第四PMOS管的柵極 Pg4連接Si，漏極Pd4連接第五PMOS管的源極1^5，源極Ps4連接電源VDD ；第五PMOS管的柵極Pg5連接SEN，漏極Pd5連接第八PMOS管的源極1^8，源極Ps5連接Pd4 ；第六PMOS 管的柵極Pg6連接SE，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6連接電源VDD ；第七 PMOS管的柵極Pg7連接D，漏極Pd7連接1^8，源極Ps7連接Pd6 ；第八PMOS管的柵極Pg8 連接C，漏極Pd8連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9 連接Si，漏極Pd9連接第十PMOS管的源極I3SlO,源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接SEN，漏極PdlO連接第十三PMOS管的源極Psl3，源極I3sIO連接Pd9 ；第i^一 PMOS管的柵極I^gll連接SE，漏極Pdll連接第十二PMOS管的源極1^12，源極I3Sll連接電源 VDD ；第十二 PMOS管的柵極1^12連接D，漏極Pdl2連接1^13，源極1^12連接Pdll ；第十三 PMOS管的柵極1^13連接C，漏極Pdl3連接第九NMOS管的漏極Nd9，源極1^13連接PdlO ； 第十四PMOS管的柵極1^14連接R，漏極Pdl4連接第十五PMOS管的源極1^15，源極I3sH 連接電源VDD ；第十五PMOS管的柵極1^15連接Pd8，漏極Pdl5連接第十四NMOS管的漏極 Ndl4并作為主鎖存器的輸出端M0，源極1^15連接Pdl4 ；第十六PMOS管的柵極1^16連接 SN,漏極Pdl6連接Pdl5，源極1^16連接電源VDD ；第十七PMOS管的柵極1^17連接R，漏極 Pdl7連接第十八PMOS管的源極1^18，源極1^17連接電源VDD ；第十八PMOS管的柵極1^18 連接Pdl3，漏極PdlS連接第十七NMOS管的漏極Ndl7，源極I3sIS連接Pdl7 ；第十九PMOS管的柵極1^19連接SN，漏極Pdl9連接Pdl8，源極1^19連接電源VDD ；第二十PMOS管的柵極 Pg20連接Pdl8，漏極Pd20連接第二i^一 PMOS管的源極1^21，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極1^21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極1^21 連接Pd20 ；第二十二 PMOS管的柵極1^22連接Pdl5，漏極Pd22連接第二十三PMOS管的源極1^23，源極1^22連接電源VDD ；第二十三PMOS管的柵極1^23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極1^23連接Pd22 ；第四NMOS管的柵極Ng4連接CN，漏極 Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接SE，漏極 Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極 Nd6連接Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極 Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8接地VSS ；第九NMOS管的柵極Ng9連接CN，漏極Nd9連接Pdl3，源極Ns9連接第十 NMOS管的漏極NdlO ；第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第i^一 NMOS管的漏極Ndll ；第i^一 NMOS管的柵極Ngll連接Si，漏極Ndll連接NslO，源極Nsll接地VSS ；第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ；第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ；第十四NMOS管的柵極Ngl4連接Pdl3，漏極Ndl4連接Pdl5，源極Nsl4連接第十六NMOS管的漏極Ndl6 ；第十五NMOS管的柵極Ngl5連接R，漏極Ndl5連接Pdl5，源極Nsl5連接Ndl6 ；第十六NMOS管的柵極1^16連接SN，漏極Ndl6連接Nsl4，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接Pd8，漏極Ndl7連接Pdl8，源極Nsl7連接第十九 NMOS管的漏極Ndl9 ；第十八NMOS管的柵極Ngl8連接R，漏極Ndl8連接Pdl8，源極Nsl8連接Ndl9 ；第十九NMOS管的柵極Ngl9連接SN，漏極Ndl9連接Nsl7，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極Ng21連接Pdl5，漏極Nd21連接Ns20，源極Ns21接地 VSS ；第二十二 NMOS管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三 NMOS管的漏極Nd23 ；第二十三NMOS管的柵極Ng23連接Pdl8，漏極Nd23連接Ns22，源極 Ns23接地VSS。第四PMOS管、第五PMOS管、第六PMOS管以及第五NMOS管、第六NMOS管、 第八NMOS管組成主鎖存器中的掃描結構。 如圖6所示，從鎖存器有五個輸入端和一個輸出端，五個輸入端為M0、C、CN、SN、R， 一個輸出端為so。從鎖存器由十四個PMOS管和十四個NMOS管組成，從鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第二十四PMOS管的柵極1 連接 M0,漏極PdM連接第二十五PMOS管的源極1^25，源極I^sM連接電源VDD ；第二十五PMOS 管的柵極1^25連接CN，漏極Pd25連接第二十四NMOS管的漏極NdM，源極1^25連接PdM ； 第二十六PMOS管的柵極1 連接M0，漏極Pc^6連接第二十七PMOS管的源極1^27，源極 Ps26連接電源VDD ；第二十七PMOS管的柵極1^27連接CN，漏極Pd27連接第二十六NMOS 管的漏極而沈，源極1^27連接Pc^6 ；第二十八PMOS管的柵極1 連接R，漏極Pc^S連接第二十九PMOS管的源極I3S^，源極I3S^連接電源VDD ；第二十九PMOS管的柵極1 連接 Pd27，漏極Pc^9連接第二十八NMOS管的漏極而觀并作為從鎖存器的輸出端S0，源極I3s^ 連接Pc^8 ；第三十PMOS管的柵極1^30連接SN，漏極Pd30連接Pc^9，源極1^30連接電源 VDD ；第三i^一 PMOS管的柵極1^31連接R，漏極Pd31連接第三十二 PMOS管的源極1^32，源極1^31連接電源VDD ；第三十二 PMOS管的柵極1^32連接Pd25，漏極Pd32連接第三i^一 NMOS管的漏極Nd31，源極1^32連接Pd31 ；第三十三PMOS管的柵極1^33連接SN，漏極Pd33 連接Pd32，源極1^33連接電源VDD ；第三十四PMOS管的柵極1^34連接Pd32，漏極Pd34連接第三十五PMOS管的源極1^35，源極1^34連接電源VDD ；第三十五PMOS管的柵極1^35連接C，漏極Pd35連接第三十四NMOS管的漏極Nd34，源極1^35連接Pd34 ；第三十六PMOS管的柵極1^36連接Pd29，漏極Pd36連接第三十七PMOS管的源極1^37，源極1^36連接電源 VDD ；第三十七PMOS管的柵極1^37連接C，漏極Pd37連接第三十六NMOS管的漏極Nd36，源極1^37連接Pd36。第二十四NMOS管的柵極NgM連接C，漏極NdM連接Pd25，源極NsM 連接第二十五NMOS管的漏極Nd25 ；第二十五NMOS管的柵極Ng25連接M0，漏極Nd25連接 Ns24,源極Ns25接地VSS ；第二十六NMOS管的柵極Ng^連接C，漏極Nc^6連接Pd27，源極 Ns26連接第二十七NMOS管的漏極Nd27 ；第二十七NMOS管的柵極Ng27連接M0，漏極Nd27 連接Ns26，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng^連接Pd25，漏極Nc^8連接卩業(yè)9，源極NW8連接第三十NMOS管的漏極Nd30 ；第二十九NMOS管的柵極Ng^連接R，漏極Nc^9連接Pc^9，源極NW9連接Nd30 ；第三十NMOS管的柵極Ng30連接SN，漏極Nd30連接NW8，源極Ns30接地VSS ；第三i^一 NMOS管的柵極Ng31連接Pd27，漏極Nd31連接Pd32， 源極Ns31連接第三十三NMOS管的漏極Nd33 ；第三十二 NMOS管的柵極Ng32連接R，漏極 Nd32連接Pd32，源極Ns32連接Nd33 ；第三十三NMOS管的柵極1^33連接SN，漏極Nd33連接Ns31，源極Ns33接地VSS ；第三十四NMOS管的柵極NgM連接CN，漏極NdM連接Pd35， 源極Ns34連接第三十五NMOS管的漏極Nd35 ；第三十五NMOS管的柵極Ng35連接Pc^9，漏極Nd35連接Ns34，源極Ns35接地VSS ；第三十六NMOS管的柵極Ng36連接CN，漏極Nd36連接Pd37，源極Ns36連接第三十七NMOS管的漏極Nd37 ；第三十七NMOS管的柵極Ng37連接 Pd32，漏極Nd37連接Ns36，源極Ns37接地VSS。如圖7所示，輸出緩沖電路有一個輸入端和兩個輸出端，一個輸入端為S0，兩個輸出端為QN、Q。輸出緩沖電路由三個PMOS管和三個NMOS管組成，輸出緩沖電路中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS。第三十八PMOS管的柵極1^38連接 SO,漏極Pd38連接第三十八NMOS管的漏極Nd38，源極1^38連接電源VDD ；第三十九PMOS管的柵極1^39連接S0，漏極Pd39連接第三十九NMOS管的漏極Nd39并作為緩沖電路的一個輸出QN，源極1^39連接電源VDD ；第四十PMOS管的柵極1^40連接Pd38，漏極Pd40連接第四十NMOS管的漏極Nd40并作為緩沖電路的一個輸出Q，源極1^40連接電源VDD ；第三十八 NMOS管的柵極Ng38連接S0，漏極Nd38連接Pd38，源極Ns38接地VSS ；第三十九NMOS管的柵極Ng39連接S0，漏極Nd39連接Pd39，源極Ns39接地VSS ；第四十NMOS管的柵極Ng40連接Pd38，漏極Nd40連接Pd40，源極Ns40接地VSS。北京原子能研究院H-13串列加速器可以產生LET值分別為2. 88MeV · cm2/mg、 8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg 的四種地面重離子輻照測試環(huán)境。將處于正常工作狀態(tài)的傳統(tǒng)未加固可置位和復位的掃描結構D觸發(fā)器、傳統(tǒng)冗余加固可置位和復位的掃描結構D觸發(fā)器、時間采樣加固可置位和復位的掃描結構D觸發(fā)器和本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器置于北京原子能研究院H-13串列加速器產生的 LET 值分別為 2. 88MeV · cm2/mg、8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 和 17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境中，觀察各D觸發(fā)器是否發(fā)生單粒子翻轉， 得到各D觸發(fā)器發(fā)生單粒子翻轉需要的最低LET值數據。表1為使用北京原子能研究院 H-13串列加速器進行的地面重粒子輻照測試得到的傳統(tǒng)未加固可置位和復位的掃描結構 D觸發(fā)器、傳統(tǒng)冗余加固可置位和復位的掃描結構D觸發(fā)器、時間采樣加固可置位和復位的掃描結構D觸發(fā)器和本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器發(fā)生單粒子翻轉需要的最低LET值數據。傳統(tǒng)未加固可置位和復位的掃描結構D觸發(fā)器在LET值為 2. 88MeV · cm2/mg、8. 62MeV · cm2/mg、12. 6MeV · cm2/mg 禾口 17. OMeV · cm2/mg 的地面重離子輻照測試環(huán)境工作時均發(fā)生單粒子翻轉，傳統(tǒng)冗余加固可置位和復位的掃描結構D觸發(fā)器在 LET值為12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉，時間采樣加固可置位和復位的掃描結構D觸發(fā)器在LET值為8. 62MeV · cm2/mg、 12. 6MeV · cm2/mg和17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉， 本發(fā)明抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器僅在LET值為17. OMeV · cm2/mg的地面重離子輻照測試環(huán)境工作時發(fā)生單粒子翻轉。從此表可以看出，本發(fā)明發(fā)生單粒子翻轉需要的最低LET值比傳統(tǒng)未加固可置位和復位的掃描結構D觸發(fā)器提高343%，比傳統(tǒng)冗余加固可置位和復位的掃描結構D觸發(fā)器提高35%，比時間采樣加固可置位和復位的掃描結構D觸發(fā)器提高97%，故本發(fā)明的抗單粒子翻轉能力優(yōu)于傳統(tǒng)未加固可置位和復位的掃描結構D觸發(fā)器、時間采樣加固可置位和復位的掃描結構D觸發(fā)器和傳統(tǒng)冗余加固可置位和復位的掃描結構D觸發(fā)器，適合用于抗單粒子翻轉加固集成電路的標準單元庫，應用于航空、航天等領域。表 權利要求
1. 一種抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器，抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器由時鐘電路、掃描控制緩沖電路、復位緩沖電路、主鎖存器、從鎖存器和輸出緩沖電路組成，有六個輸入端和兩個輸出端，六個輸入端分別是CK即時鐘信號輸入端、D即數據信號輸入端、SE即掃描控制信號輸入端、SI即掃描數據輸入端、SN即置位信號輸入端和RN復位信號輸入端；兩個輸出端分別是Q和QN，Q和QN輸出一對相反的數據信號；時鐘電路有一個輸入端和兩個輸出端，輸入端為CK，輸出端為C、CN ；時鐘電路為一個兩級反相器，由第一級反相器和第二級反相器組成；第一級反相器由第一 PMOS管和第一 NMOS 管組成，第一 PMOS管的柵極Pgl連接CK，漏極Pdl連接第一 NMOS管的漏極Ndl，并作為時鐘電路的一個輸出端CN ；第一 NMOS管的柵極Ngl連接CK，漏極Ndl連接Pdl ；第二級反相器由第二 PMOS管和第二 NMOS管組成，第二 PMOS管的柵極Pg2連接CN，漏極Pd2連接第二 NMOS管的漏極Nd2，并作為時鐘電路的另一個輸出端C ；第二 NMOS管的柵極Ng2連接CN， 漏極Nd2連接Pd2 ；第一 PMOS管和第二 PMOS管的襯底連接電源VDD，源極1^1、Ps2連接電源VDD ；第一 NMOS管和第二 NMOS管的襯底接地VSS，源極Nsl、Ns2也接地VSS ；掃描控制緩沖電路有一個輸入端和一個輸出端，輸入端為SE，輸出端為SEN ；掃描控制緩沖電路由第三 PMOS管和第三NMOS管組成；第三PMOS管的襯底和源極Ps3均連接電源VDD，第三NMOS管的襯底和源極Ns3均接地VSS ；第三PMOS管的柵極Pg3連接SE，漏極Pd3連接第三NMOS管的漏極Nd3，并作為掃描控制電路的輸出端SEN ；第三NMOS管的柵極Ng3連接SE，漏極Nd3 連接Pd3 ；復位緩沖電路有一個輸入端和一個輸出端，輸入端為RN，輸出端為R ；復位緩沖電路為一個一級反相器，由第四十一 PMOS管和第四十一 NMOS管組成，第四十一 PMOS管的柵極1^41連接RN，漏極Pd41連接第四十一 NMOS管的漏極Nd41并作為復位緩沖電路的輸出 R，源極1^41連接電源VDD ；第四i^一 NMOS管柵極Ng41連接RN，漏極Nd41連接Pd41，源極 Ns41接地VSS ；輸出緩沖電路有一個輸入端和兩個輸出端，一個輸入端為S0，兩個輸出端為 QN、Q ；輸出緩沖電路由三個PMOS管和三個NMOS管組成，輸出緩沖電路中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第三十八PMOS管的柵極1^38連接S0，漏極 Pd38連接第三十八NMOS管的漏極Nd38，源極1^38連接電源VDD ；第三十九PMOS管的柵極1^39連接S0，漏極Pd39連接第三十九NMOS管的漏極Nd39并作為緩沖電路的一個輸出 QN,源極1^39連接電源VDD ；第四十PMOS管的柵極1^40連接Pd38，漏極Pd40連接第四十 NMOS管的漏極Nd40并作為緩沖電路的一個輸出Q，源極1^40連接電源VDD ；第三十八NMOS 管的柵極Ng38連接S0，漏極Nd38連接Pd38，源極Ns38接地VSS ；第三十九NMOS管的柵極 Ng39連接S0，漏極Nd39連接Pd39，源極Ns39接地VSS ；第四十NMOS管的柵極Ng40連接 Pd38，漏極Nd40連接Pd40，源極Ns40接地VSS ；主鎖存器和從鎖存器均為冗余加固的鎖存器，并且主鎖存器中還包括掃描結構，主鎖存器和從鎖存器前后串聯，并均與時鐘電路和復位緩沖電路連接，主鎖存器又與掃描緩沖控制電路連接，從鎖存器與輸出緩沖電路連接；其特征在于主鎖存器有八個輸入端和一個輸出端，八個輸入端為D、C、CN、SE、SEN、Si、SN、R， 一個輸出端為MO ；主鎖存器由二十個PMOS管和二十個NMOS管組成，主鎖存器中所有PMOS 管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第四PMOS管的柵極Pg4連接Si，漏極Pd4連接第五PMOS管的源極1^5，源極Ps4連接電源VDD ；第五PMOS管的柵極Pg5連接SEN，漏極Pd5連接第八PMOS管的源極1^8，源極Ps5連接Pd4 ；第六PMOS管的柵極Pg6 連接SE，漏極Pd6連接第七PMOS管的源極1^7，源極Ps6連接電源VDD ；第七PMOS管的柵極Pg7連接D，漏極Pd7連接1^8，源極Ps7連接Pd6 ；第八PMOS管的柵極PgS連接C，漏極 Pd8連接第四NMOS管的漏極Nd4，源極Ps8連接Pd5 ；第九PMOS管的柵極Pg9連接Si，漏極Pd9連接第十PMOS管的源極I^slO，源極Ps9連接電源VDD ；第十PMOS管的柵極I^glO連接SEN，漏極PdlO連接第十三PMOS管的源極1^13，源極I3sIO連接Pd9 ；第i^一 PMOS管的柵極I^gll連接SE，漏極Pdll連接第十二 PMOS管的源極1^12，源極Mil連接電源VDD ；第十二 PMOS管的柵極1^12連接D，漏極Pdl2連接1^13，源極1^12連接Pdll ；第十三PMOS管的柵極1^13連接C，漏極Pdl3連接第九NMOS管的漏極Nd9，源極1^13連接PdlO ；第十四 PMOS管的柵極1^14連接R，漏極Pdl4連接第十五PMOS管的源極Psl5，源極I3sH連接電源VDD ；第十五PMOS管的柵極1^15連接Pd8，漏極Pdl5連接第十四NMOS管的漏極Ndl4 并作為主鎖存器的輸出端M0，源極1^15連接Pdl4 ；第十六PMOS管的柵極1^16連接SN，漏極Pdl6連接Pdl5，源極1^16連接電源VDD ；第十七PMOS管的柵極1^17連接R，漏極Pdl7 連接第十八PMOS管的源極1^18，源極1^17連接電源VDD ；第十八PMOS管的柵極I^glS連接Pdl3，漏極Pdl8連接第十七NMOS管的漏極Ndl7，源極1^18連接Pdl7 ；第十九PMOS管的柵極1^19連接SN，漏極Pdl9連接Pdl8，源極1^19連接電源VDD ；第二十PMOS管的柵極 Pg20連接Pdl8，漏極Pd20連接第二i^一 PMOS管的源極1^21，源極1^20連接電源VDD ；第二i^一 PMOS管的柵極1^21連接CN，漏極Pd21連接第二十NMOS管的漏極Nd20，源極1^21 連接Pd20 ；第二十二 PMOS管的柵極1^22連接Pdl5，漏極Pd22連接第二十三PMOS管的源極1^23，源極1^22連接電源VDD ；第二十三PMOS管的柵極1^23連接CN，漏極Pd23連接第二十二 NMOS管的漏極Nd22，源極1^23連接Pd22 ；第四NMOS管的柵極Ng4連接CN，漏極 Nd4連接Pd8，源極Ns4連接第五NMOS管的漏極Nd5 ’第五NMOS管的柵極Ng5連接SE，漏極 Nd5連接Ns4，源極Ns5連接第六NMOS管的漏極Nd6 ；第六NMOS管的柵極Ng6連接Si，漏極 Nd6連接Ns5，源極Ns6接地VSS ；第七NMOS管的柵極Ng7連接D，漏極Nd7連接Ns4，源極 Ns7連接第八NMOS管的漏極Nd8 ；第八NMOS管的柵極Ng8連接SEN，漏極Nd8連接Ns7，源極Ns8接地VSS ；第九NMOS管的柵極Ng9連接CN，漏極Nd9連接Pdl3，源極Ns9連接第十 NMOS管的漏極NdlO ；第十NMOS管的柵極NglO連接SE，漏極NdlO連接Ns9，源極NslO連接第i^一 NMOS管的漏極Ndll ；第i^一 NMOS管的柵極Ngll連接Si，漏極Ndll連接NslO，源極Nsll接地VSS ；第十二 NMOS管的柵極Ngl2連接D，漏極Ndl2連接Ns9，源極Nsl2連接第十三NMOS管的漏極Ndl3 ；第十三NMOS管的柵極Ngl3連接SEN，漏極Ndl3連接Nsl2，源極Nsl3接地VSS ；第十四NMOS管的柵極Ngl4連接Pdl3，漏極Ndl4連接Pdl5，源極Nsl4連接第十六NMOS管的漏極Ndl6 ；第十五NMOS管的柵極Ngl5連接R，漏極Ndl5連接Pdl5，源極Nsl5連接Ndl6 ；第十六NMOS管的柵極1^16連接SN，漏極Ndl6連接Nsl4，源極Nsl6接地VSS ；第十七NMOS管的柵極Ngl7連接Pd8，漏極Ndl7連接Pdl8，源極Nsl7連接第十九 NMOS管的漏極Ndl9 ；第十八NMOS管的柵極Ngl8連接R，漏極Ndl8連接Pdl8，源極Nsl8連接Ndl9 ；第十九NMOS管的柵極Ngl9連接SN，漏極Ndl9連接Nsl7，源極Nsl9接地VSS ；第二十NMOS管的柵極Ng20連接C，漏極Nd20連接Pd21，源極Ns20連接第二i^一 NMOS管的漏極Nd21 ；第二i^一 NMOS管的柵極Ng21連接Pdl5，漏極Nd21連接Ns20，源極Ns21接地 VSS ；第二十二 NMOS管的柵極Ng22連接C，漏極Nd22連接Pd23，源極Ns22連接第二十三 NMOS管的漏極Nd23 ；第二十三NMOS管的柵極Ng23連接Pdl8，漏極Nd23連接Ns22，源極 Ns23接地VSS ；第四PMOS管、第五PMOS管、第六PMOS管以及第五匪OS管、第六匪OS管、第八NMOS管組成主鎖存器中的掃描結構；從鎖存器有五個輸入端和一個輸出端，五個輸入端為M0、C、CN、SN、R，一個輸出端為SO ；從鎖存器由十四個PMOS管和十四個NMOS管組成，從鎖存器中所有PMOS管的襯底連接電源VDD，所有NMOS管的襯底接地VSS ；第二十四PMOS管的柵極1 連接M0，漏極PdM連接第二十五PMOS管的源極1^25，源極I^sM連接電源VDD ； 第二十五PMOS管的柵極1^25連接CN，漏極Pd25連接第二十四NMOS管的漏極Nd24，源極 Ps25連接PdM ；第二十六PMOS管的柵極1 連接M0，漏極Pc^6連接第二十七PMOS管的源極1^27，源極1^ 連接電源VDD ；第二十七PMOS管的柵極1^27連接CN，漏極Pd27連接第二十六NMOS管的漏極而沈，源極1^27連接Pc^6 ；第二十八PMOS管的柵極1 連接R， 漏極Pc^8連接第二十九PMOS管的源極I3S^，源極I3S^連接電源VDD ；第二十九PMOS管的柵極1^ 連接Pd27，漏極Pc^9連接第二十八NMOS管的漏極而觀并作為從鎖存器的輸出端S0，源極I3S^連接Pc^8 ；第三十PMOS管的柵極1^30連接SN，漏極Pd30連接Pc^9，源極 Ps30連接電源VDD ；第三i^一 PMOS管的柵極1^31連接R，漏極Pd31連接第三十二 PMOS管的源極1^32，源極1^31連接電源VDD ；第三十二 PMOS管的柵極1^32連接Pd25，漏極Pd32 連接第三i^一 NMOS管的漏極Nd31，源極1^32連接Pd31 ；第三十三PMOS管的柵極1^33連接SN，漏極Pd33連接Pd32，源極1^33連接電源VDD ；第三十四PMOS管的柵極1^34連接 Pd32，漏極PdiM連接第三十五PMOS管的源極1^35，源極連接電源VDD ；第三十五PMOS 管的柵極1^35連接C，漏極Pd35連接第三十四NMOS管的漏極Nd34，源極1^35連接Pd34 ； 第三十六PMOS管的柵極1^36連接Pd29，漏極Pd36連接第三十七PMOS管的源極1^37，源極1^36連接電源VDD ；第三十七PMOS管的柵極1^37連接C，漏極Pd37連接第三十六NMOS 管的漏極Nd36，源極1^37連接Pd36 ；第二十四NMOS管的柵極NgM連接C，漏極NdM連接 Pd25，源極NsM連接第二十五NMOS管的漏極Nd25 ；第二十五NMOS管的柵極Ng25連接M0， 漏極Nd25連接NW4，源極Ns25接地VSS ；第二十六NMOS管的柵極Ng^連接C，漏極而沈連接Pd27，源極NW6連接第二十七NMOS管的漏極Nd27 ；第二十七NMOS管的柵極Ng27連接M0，漏極Nd27連接NW6，源極Ns27接地VSS ；第二十八NMOS管的柵極Ng^連接Pd25， 漏極Nc^8連接Pc^9，源極NW8連接第三十NMOS管的漏極Nd30 ；第二十九NMOS管的柵極 Ng29連接R，漏極Nc^9連接Pd29，源極NW9連接Nd30 ；第三十NMOS管的柵極Ng30連接 SN,漏極Nd30連接Ns28，源極Ns30接地VSS ；第三i^一 NMOS管的柵極Ng31連接Pd27，漏極Nd31連接Pd32，源極Ns31連接第三十三NMOS管的漏極Nd33 ；第三十二 NMOS管的柵極 Ng32連接R，漏極Nd32連接Pd32，源極Ns32連接Nd33 ；第三十三NMOS管的柵極1^33連接SN，漏極Nd33連接Ns31，源極Ns33接地VSS ；第三十四NMOS管的柵極Ng34連接CN，漏極Nd34連接Pd35，源極Ns34連接第三十五NMOS管的漏極Nd35 ；第三十五NMOS管的柵極 Ng35連接卩業(yè)9，漏極Nd35連接NsM，源極Ns35接地VSS ；第三十六NMOS管的柵極Ng36連接CN，漏極Nd36連接Pd37，源極Ns36連接第三十七NMOS管的漏極Nd37 ；第三十七NMOS管的柵極Ng37連接Pd32，漏極Nd37連接Ns36，源極Ns37接地VSS。
全文摘要
本發(fā)明公開了一種抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器，目的是提高抗單粒子翻轉可置位和復位的掃描結構D觸發(fā)器的抗單粒子翻轉能力。它由時鐘電路、掃描控制緩沖電路、復位緩沖電路、主鎖存器、從鎖存器和輸出緩沖電路組成；主鎖存器由二十個PMOS管和二十個NMOS管組成，從鎖存器由十個PMOS管和十個NMOS管組成，主鎖存器和從鎖存器均進行了雙模冗余加固，且主鎖存器和從鎖存器中C2MOS電路結構均進行了改進，即分離互為冗余的C2MOS電路中的上拉電路和下拉電路。本發(fā)明的抗單粒子翻轉能力強，適合用于抗單粒子翻轉加固集成電路的標準單元庫，應用于航空、航天等領域。
文檔編號H03K19/003GK102394599SQ20111032389
公開日2012年3月28日 申請日期2011年10月21日 優(yōu)先權日2011年10月21日
發(fā)明者何益百, 劉宗林, 劉必慰, 李鵬, 杜延康, 梁斌, 池雅慶, 秦軍瑞, 胡春媚, 陳建軍 申請人:中國人民解放軍國防科學技術大學