一種應(yīng)用于電荷泵系統(tǒng)的時(shí)鐘產(chǎn)生電路的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種應(yīng)用于電荷泵的時(shí)鐘產(chǎn)生電路，包括偏置電路、環(huán)形振蕩器、占空比調(diào)整電路、鎖存處理電路以及緩沖級(jí)；偏置電路用于產(chǎn)生環(huán)形振蕩器的偏置電壓。環(huán)形振蕩器由奇數(shù)個(gè)振蕩單元首尾相連而構(gòu)成，可采用電流饑餓型環(huán)型振蕩器。占空比調(diào)整電路，能夠?qū)Νh(huán)形振蕩器生成的時(shí)鐘信號(hào)clk0進(jìn)行處理，將其占空比調(diào)整為50％，可采用D觸發(fā)器來(lái)實(shí)現(xiàn)。在使能信號(hào)為高時(shí)，鎖存處理電路能夠生成占空比均為50％且相位互補(bǔ)的兩路時(shí)鐘信號(hào)；在使能信號(hào)由高變低時(shí)，鎖存處理電路能夠?qū)r(shí)鐘產(chǎn)生電路停止工作前一時(shí)刻的狀態(tài)進(jìn)行鎖存，從而避免了將輸出時(shí)鐘信號(hào)上拉到電源或下拉到地而導(dǎo)致時(shí)鐘占空比局部畸變，輸出電流出現(xiàn)毛刺，輸出電壓紋波增大的問(wèn)題。
【專利說(shuō)明】
一種應(yīng)用于電荷泵系統(tǒng)的時(shí)鐘產(chǎn)生電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種應(yīng)用于電荷栗系統(tǒng)的時(shí)鐘產(chǎn)生電路。
【【背景技術(shù)】】
[0002]電荷栗用于獲得高于電源電壓的內(nèi)部電壓，廣泛應(yīng)用于存儲(chǔ)器、顯示驅(qū)動(dòng)等芯片中。電荷栗系統(tǒng)主要由時(shí)鐘產(chǎn)生電路、電荷栗和電壓調(diào)整器構(gòu)成。為了有效抑制輸出電壓的紋波，通常采用兩個(gè)電荷栗進(jìn)行分時(shí)乒乓操作，如附圖1所示。
[0003]電荷栗I和電荷栗2的電平輸入端VIN都連接到電源電壓vext，電荷栗I的時(shí)鐘脈沖輸入端CK接收一振蕩信號(hào)Clk，電荷栗2的時(shí)鐘脈沖輸入端CK接收另一振蕩信號(hào)Clkn。振蕩信號(hào)Clk和Clkn占空比都為50%，并且相位完全相反。電荷栗I和電荷栗2的輸出端都連接到輸出信號(hào)Vout。電荷栗I的輸出電流1utl和電荷栗2的輸出電流1ut2之和即為總輸出電流1ut_total。輸出信號(hào)Vout可輸出至電容器C與負(fù)載。
[0004]當(dāng)振蕩信號(hào)Clk和Clkn維持在固定的電平時(shí)，輸出信號(hào)Vout逐漸下降；反之，當(dāng)振蕩信號(hào)Clk和Clkn在高低電平變化時(shí)，根據(jù)振蕩信號(hào)Clk和Clkn的上升沿(rising edge)，可使輸出信號(hào)Vout逐漸上升。
[0005]電壓調(diào)整器一般包括由電阻Rl與電阻R2所組成的分壓電路(voltage dividingcircuit)和比較器(comparator)構(gòu)成。分壓電路接收輸出信號(hào)Vout，并產(chǎn)生反饋信號(hào)Vfb;比較器的負(fù)輸入端接收反饋信號(hào)Vfb，正輸入端接收參考電壓Vref，輸出端產(chǎn)生控制信號(hào)En_osc，如附圖2所示。
[0006]時(shí)鐘產(chǎn)生電路的使能端連接到控制信號(hào)En_osc，生成電荷栗工作所需要的時(shí)鐘信號(hào)Clk和Clkn。
[0007]傳統(tǒng)時(shí)鐘產(chǎn)生電路在停止工作時(shí)，輸出時(shí)鐘信號(hào)Clk和Clkn會(huì)被上拉到電源(高電平)或下拉到地(低電平)。這樣可能會(huì)使時(shí)鐘信號(hào)的占空比發(fā)生局部畸變，從而在輸出電壓Vout上出現(xiàn)毛刺，使輸出紋波增大。下面以時(shí)鐘產(chǎn)生電路停止工作時(shí)，輸出時(shí)鐘信號(hào)Clk被下拉到地(低電平)，Clkn被上拉到電源(高電平)為例加以說(shuō)明:
[0008]如圖3A所示，當(dāng)使能信號(hào)En_osc由高變低之前，如果時(shí)鐘產(chǎn)生電路的輸出信號(hào)Clk處于低電平，而Clkn處于高電平，則在使能信號(hào)En_osc由高變低之后，時(shí)鐘信號(hào)Clk繼續(xù)保持為低電平，而Clkn繼續(xù)保持為高電平，這時(shí)Clk和Clkn信號(hào)都沒(méi)有出現(xiàn)占空比局部畸變。在使能信號(hào)En_osc為高電平及由高電平向低電平變化期間，電荷栗I和電荷栗2總是每隔一個(gè)時(shí)鐘周期就輸出一次電流脈沖。總輸出電流i out_to ta I上總是每隔半個(gè)時(shí)鐘周期就出現(xiàn)一次電流脈沖。
[0009]如圖3B所示，當(dāng)使能信號(hào)En_osc由高變低之前，如果時(shí)鐘產(chǎn)生電路的輸出信號(hào)Clk處于高電平，而Clkn處于低電平，則在使能信號(hào)En_osc由高變低之后，時(shí)鐘信號(hào)Clk被下拉到低電平，而Clkn被上拉到高電平，這時(shí)，Clk和Clkn信號(hào)由于距上次翻轉(zhuǎn)尚未達(dá)到半個(gè)周期就又發(fā)生了翻轉(zhuǎn)，因此占空比出現(xiàn)了局部畸變。在使能信號(hào)En_osc為高電平及由高電平向低電平變化期間，電荷栗2并不總是每隔一個(gè)時(shí)鐘周期就輸出一次電流脈沖，會(huì)出現(xiàn)在距上次輸出電流脈沖不到一個(gè)時(shí)鐘周期就又輸出一次電流脈沖的情況，此電流脈沖與電荷栗I的輸出電流i OU11相疊加后，在總輸出電流i out_tota I上就出現(xiàn)了一個(gè)毛刺，將會(huì)導(dǎo)致輸出信號(hào)Vout上出現(xiàn)電壓毛刺，從而使其紋波增大。
[0010]以上是以時(shí)鐘產(chǎn)生電路停止工作時(shí)，輸出時(shí)鐘信號(hào)Clk被下拉到地(低電平)，Clkn被上拉到電源(高電平)為例。對(duì)于時(shí)鐘產(chǎn)生電路停止工作時(shí)，輸出時(shí)鐘信號(hào)Clk被上拉到電源(高電平)，Clkn被下拉到地(低電平)的情況，類似于此。
【
【發(fā)明內(nèi)容】
】
[0011]本發(fā)明的目的在于解決現(xiàn)有電路會(huì)導(dǎo)致輸出電壓紋波增大的問(wèn)題，提供一種可避免因時(shí)鐘占空比出現(xiàn)局部畸變而致使輸出電壓紋波增大的應(yīng)用于電荷栗系統(tǒng)的時(shí)鐘產(chǎn)生電路。
[0012]為了實(shí)現(xiàn)上述目的，本發(fā)明采用以下技術(shù)方案予以實(shí)現(xiàn):
[0013]—種應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，所述時(shí)鐘產(chǎn)生電路包括:
[0014]偏置電路，用于產(chǎn)生環(huán)形振蕩器的偏置電壓；
[0015]環(huán)形振蕩器，由奇數(shù)個(gè)振蕩單元首尾相連而構(gòu)成，產(chǎn)生時(shí)鐘信號(hào)clkO;
[0016]占空比調(diào)整電路，對(duì)環(huán)形振蕩器生成的時(shí)鐘信號(hào)clkO進(jìn)行處理，將其占空比調(diào)整為50% ；
[0017]緩沖級(jí)，生成互補(bǔ)時(shí)鐘信號(hào)clk和clkn并增強(qiáng)其驅(qū)動(dòng)能力；
[0018]鎖存處理電路，當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc為高電平時(shí)，將占空比調(diào)整后的時(shí)鐘信號(hào)clkl反相后輸出時(shí)鐘信號(hào)clk2;當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc由高電平變成低電平時(shí)，將發(fā)生改變前一時(shí)刻的狀態(tài)鎖存后輸出時(shí)鐘信號(hào)clk2。
[0019]本發(fā)明進(jìn)一步的改進(jìn)在于:
[0020]所述環(huán)形振蕩器采用電流饑餓型環(huán)型振蕩器。
[0021]所述占空比調(diào)整電路采用D觸發(fā)器將時(shí)鐘信號(hào)clkO的占空比調(diào)整為50%。
[0022]所述鎖存處理電路包括傳輸門TGl、傳輸門TG2、反相器INVl、反相器INV2、反相器INV3和反相器INV4;占空比調(diào)整電路的輸出端接傳輸門TGI的輸入端，傳輸門TGI的輸出端分別接反相器IN V 3的輸入端和傳輸門T G 2的輸出端;反相器IN V 3的輸出端分為兩路，一路為鎖存處理電路的輸出端，輸出時(shí)鐘信號(hào)clk2，另一路接反相器INV4的輸入端，反相器INV4的輸出端接傳輸門TG2的輸入端;使能信號(hào)En_osc經(jīng)反相器INVl后分為三路，第一路接傳輸門TGl的反相控制端，第二路接反相器INV2的輸入端，第三路接傳輸門TG2的控制端；反相器INV2的輸出端分為兩路，一路接傳輸門TGl的控制端，另一路接傳輸門TG2的反相控制端。
[0023]當(dāng)所述傳輸門TG2導(dǎo)通時(shí)，所述反相器INV3、反相器INV4和傳輸門TG2構(gòu)成一個(gè)鎖存器，將使能信號(hào)En_osc由高電平向低電平變化前一時(shí)刻的狀態(tài)保存在該鎖存器中并輸出至緩沖級(jí)。
[0024]所述緩沖級(jí)包括反相器INV5、反相器INV6以及反相器INV7，時(shí)鐘信號(hào)clk2分別接反相器INV5和反相器INV6的輸入端，反相器INV5的輸出端輸出時(shí)鐘信號(hào)clk，反相器INV6的輸出端接反相器INV7的輸入端，反相器INV7的輸出端輸出時(shí)鐘信號(hào)clkn。
[0025]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果:
[0026]本發(fā)明采用兩個(gè)傳輸門和若干反相器組成的鎖存處理電路，當(dāng)使能信號(hào)為高時(shí)，能夠生成占空比均為50%且相位互補(bǔ)的兩路時(shí)鐘信號(hào)；當(dāng)使能信號(hào)由高變低時(shí)，能夠?qū)r(shí)鐘產(chǎn)生電路停止工作前一時(shí)刻的狀態(tài)進(jìn)行鎖存，從而避免了將輸出時(shí)鐘信號(hào)上拉到電源或下拉到地而導(dǎo)致時(shí)鐘占空比局部畸變，輸出電流出現(xiàn)毛刺，輸出電壓紋波增大的問(wèn)題。
【【附圖說(shuō)明】】
[0027]圖1是現(xiàn)有電荷栗系統(tǒng)的電路原理圖；
[0028]圖2是現(xiàn)有電荷栗中電壓調(diào)整器的電路原理圖；
[0029]圖3A是現(xiàn)有時(shí)鐘產(chǎn)生電路在滿足使能信號(hào)En_osc由高變低時(shí)、時(shí)鐘信號(hào)Clk為低電平的條件下的工作波形圖；
[0030]圖3B是現(xiàn)有時(shí)鐘產(chǎn)生電路在滿足使能信號(hào)En_osc由高變低時(shí)、時(shí)鐘信號(hào)Clk為高電平的條件下的工作波形圖；
[0031]圖4是本發(fā)明的電路原理圖；
[0032]圖5A是本發(fā)明時(shí)鐘產(chǎn)生電路在滿足使能信號(hào)En_osc由高變低時(shí)、時(shí)鐘信號(hào)clkl為低電平的條件下的工作波形圖；
[0033]圖5B是本發(fā)明時(shí)鐘產(chǎn)生電路在滿足使能信號(hào)En_osc由高變低時(shí)、時(shí)鐘信號(hào)clkl為高電平的條件下的工作波形圖。
【【具體實(shí)施方式】】
[0034]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步詳細(xì)描述:
[0035]參見(jiàn)圖4，本發(fā)明包括偏置電路、環(huán)形振蕩器、占空比調(diào)整電路、鎖存處理電路以及緩沖級(jí);偏置電路的輸出端接環(huán)形振蕩器的偏置電壓輸入端，環(huán)形振蕩器的輸出端接占空比調(diào)整電路的輸入端，占空比調(diào)整電路的輸出端接鎖存處理電路的輸入端，鎖存處理電路的輸出端接緩沖級(jí)的輸入端，緩沖級(jí)的兩個(gè)輸出端分別輸出時(shí)鐘信號(hào)elk和時(shí)鐘信號(hào)clkn。偏置電路用于產(chǎn)生環(huán)形振蕩器的偏置電壓。環(huán)形振蕩器由奇數(shù)個(gè)振蕩單元首尾相連而構(gòu)成，產(chǎn)生時(shí)鐘信號(hào)clkO，可采用電流饑餓型環(huán)型振蕩器。占空比調(diào)整電路，能夠?qū)Νh(huán)形振蕩器生成的時(shí)鐘信號(hào)clkO進(jìn)行處理，將其占空比調(diào)整為50%，可采用D觸發(fā)器來(lái)實(shí)現(xiàn)。緩沖級(jí)用于生成互補(bǔ)時(shí)鐘信號(hào)elk和clkn并增強(qiáng)其驅(qū)動(dòng)能力。
[0036]鎖存處理電路包括傳輸門TG1、傳輸門TG2、反相器INV1、反相器INV2、反相器INV3和反相器INV4。占空比調(diào)整電路的輸出端接傳輸門TGI的輸入端，傳輸門TGI的輸出端分別接反相器INV3的輸入端和傳輸門TG2的輸出端;反相器INV3的輸出端分為兩路，一路為鎖存處理電路的輸出端，輸出時(shí)鐘信號(hào)clk2，另一路接反相器INV4的輸入端，反相器INV4的輸出端接傳輸門TG2的輸入端;使能信號(hào)En_osc經(jīng)反相器INVl后分為三路，第一路接傳輸門TGl的反相控制端，第二路接反相器INV2的輸入端，第三路接傳輸門TG2的控制端;反相器INV2的輸出端分為兩路，一路接傳輸門TGl的控制端，另一路接傳輸門TG2的反相控制端。當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc為高電平時(shí)，鎖存處理電路將占空比調(diào)整后的時(shí)鐘信號(hào)clkl反相后輸出，得到時(shí)鐘信號(hào)clk2。當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc由高電平變成低電平時(shí)，鎖存處理電路將發(fā)生改變前一時(shí)刻的狀態(tài)鎖存后輸出，得到時(shí)鐘信號(hào)clk2。
[0037]緩沖級(jí)包括反相器INV5、反相器INV6以及反相器INV7，時(shí)鐘信號(hào)clk2分別接反相器INV5和反相器INV6的輸入端，反相器INV5的輸出端輸出時(shí)鐘信號(hào)clk，反相器INV6的輸出端接反相器INV7的輸入端，反相器INV7的輸出端輸出時(shí)鐘信號(hào)clkn。
[0038]本發(fā)明具體的工作過(guò)程如下:
[0039]偏置電路提供環(huán)形振蕩器所需要的偏置電壓0sC_bias;環(huán)形振蕩器在偏置電壓0sC_bias的作用下生成時(shí)鐘信號(hào)clkO;時(shí)鐘信號(hào)clkO作為占空比調(diào)整電路的輸入，占空比調(diào)整電路將占空比調(diào)整為50%后，輸出時(shí)鐘信號(hào)clkl;時(shí)鐘信號(hào)clkl作為鎖存處理電路的輸入信號(hào)；當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_0SC為高電平時(shí)，傳輸門TGl導(dǎo)通，傳輸門TG2關(guān)斷，時(shí)鐘信號(hào)clkl通過(guò)傳輸門TGl和反相器INV3后輸出，輸出信號(hào)為clk2;當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc為低電平時(shí)，傳輸門TGl關(guān)斷，時(shí)鐘信號(hào)clkl的傳輸通道被切斷。但傳輸門TG2導(dǎo)通，反相器INV3、反相器INV4和傳輸門TG2共同構(gòu)成一個(gè)鎖存器，將使能信號(hào)En_osc由高電平向低電平變化前一時(shí)刻的狀態(tài)保存在該鎖存器中并輸出，輸出信號(hào)為clk2。緩沖級(jí)將時(shí)鐘信號(hào)clk2通過(guò)反相器INV5反相后輸出，產(chǎn)生時(shí)鐘信號(hào)elk;將時(shí)鐘信號(hào)clk2通過(guò)反相器INV6和INV7后輸出，產(chǎn)生時(shí)鐘信號(hào)clkn。
[0040]圖5A和圖5B是本發(fā)明工作過(guò)程中的波形圖，當(dāng)使能信號(hào)En_osc為高電平時(shí)，鎖存器未形成，時(shí)鐘信號(hào)clkl通過(guò)傳輸門TGl和反相器INV3、反相器INV5、反相器INV6、反相器INV7正常傳輸并產(chǎn)生時(shí)鐘信號(hào)elk和clkn。
[0041 ]當(dāng)使能信號(hào)En_osc由高電平向低電平變化時(shí)，如果時(shí)鐘信號(hào)clkl處于低電平，則En_osc變成低電平后，時(shí)鐘信號(hào)clkl因被下拉而繼續(xù)維持低電平，此時(shí)反相器INV3、反相器INV4和傳輸門TG2已構(gòu)成鎖存器，時(shí)鐘信號(hào)clk2被鎖存器鎖在高電平，時(shí)鐘輸出信號(hào)elk維持低電平而clkn維持為高電平，如圖5A所示。
[0042]當(dāng)使能信號(hào)En_osc由高電平向低電平變化時(shí)，如果時(shí)鐘信號(hào)clkl處于高電平，則En_osc變成低電平后，時(shí)鐘信號(hào)clkl因被下拉而變?yōu)榈碗娖?，此時(shí)反相器INV3、反相器INV4和傳輸門TG2已構(gòu)成鎖存器，時(shí)鐘信號(hào)clk2被鎖存器鎖在低電平，時(shí)鐘輸出信號(hào)elk維持高電平而clkn維持為低電平，如圖5B所示。
[0043]使能信號(hào)En_osc由高電平向低電平變化后，輸出時(shí)鐘信號(hào)elk和clkn的占空比并未發(fā)生局部畸變，因而沒(méi)有產(chǎn)生額外的毛刺，沒(méi)有使輸出電壓紋波增加。
[0044]以上內(nèi)容僅為說(shuō)明本發(fā)明的技術(shù)思想，不能以此限定本發(fā)明的保護(hù)范圍，凡是按照本發(fā)明提出的技術(shù)思想，在技術(shù)方案基礎(chǔ)上所做的任何改動(dòng)，均落入本發(fā)明權(quán)利要求書的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，其特征在于，所述時(shí)鐘產(chǎn)生電路包括: 偏置電路，用于產(chǎn)生環(huán)形振蕩器的偏置電壓； 環(huán)形振蕩器，由奇數(shù)個(gè)振蕩單元首尾相連而構(gòu)成，產(chǎn)生時(shí)鐘信號(hào)ClkO; 占空比調(diào)整電路，對(duì)環(huán)形振蕩器生成的時(shí)鐘信號(hào)clkO進(jìn)行處理，將其占空比調(diào)整為50% ； 緩沖級(jí)，生成互補(bǔ)時(shí)鐘信號(hào)elk和clkn并增強(qiáng)其驅(qū)動(dòng)能力； 鎖存處理電路，當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc為高電平時(shí)，將占空比調(diào)整后的時(shí)鐘信號(hào)clkl反相后輸出時(shí)鐘信號(hào)clk2;當(dāng)時(shí)鐘產(chǎn)生電路的使能信號(hào)En_osc由高電平變成低電平時(shí)，將發(fā)生改變前一時(shí)刻的狀態(tài)鎖存后輸出時(shí)鐘信號(hào)clk2。2.根據(jù)權(quán)利要求1所述的應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，其特征在于，所述環(huán)形振蕩器采用電流饑餓型環(huán)型振蕩器。3.根據(jù)權(quán)利要求1所述的應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，其特征在于，所述占空比調(diào)整電路采用D觸發(fā)器將時(shí)鐘信號(hào)clkO的占空比調(diào)整為50%。4.根據(jù)權(quán)利要求1所述的應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，其特征在于，所述鎖存處理電路包括傳輸門TG1、傳輸門TG2、反相器INV1、反相器INV2、反相器INV3和反相器INV4;占空比調(diào)整電路的輸出端接傳輸門TGl的輸入端，傳輸門TGl的輸出端分別接反相器INV3的輸入端和傳輸門T G 2的輸出端;反相器IN V 3的輸出端分為兩路，一路為鎖存處理電路的輸出端，輸出時(shí)鐘信號(hào)clk2，另一路接反相器INV4的輸入端，反相器INV4的輸出端接傳輸門TG2的輸入端;使能信號(hào)En_osc經(jīng)反相器INVl后分為三路，第一路接傳輸門TGl的反相控制端，第二路接反相器INV2的輸入端，第三路接傳輸門TG2的控制端;反相器INV2的輸出端分為兩路，一路接傳輸門TGl的控制端，另一路接傳輸門TG2的反相控制端。5.根據(jù)權(quán)利要求4所述的應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，其特征在于，當(dāng)所述傳輸門TG2導(dǎo)通時(shí)，所述反相器INV3、反相器INV4和傳輸門TG2構(gòu)成一個(gè)鎖存器，將使能信號(hào)En_osc由高電平向低電平變化前一時(shí)刻的狀態(tài)保存在該鎖存器中并輸出至緩沖級(jí)。6.根據(jù)權(quán)利要求1或5所述的應(yīng)用于電荷栗的時(shí)鐘產(chǎn)生電路，其特征在于，所述緩沖級(jí)包括反相器INV5、反相器INV6以及反相器INV7，時(shí)鐘信號(hào)clk2分別接反相器INV5和反相器INV6的輸入端，反相器INV5的輸出端輸出時(shí)鐘信號(hào)clk，反相器INV6的輸出端接反相器INV7的輸入端，反相器INV 7的輸出端輸出時(shí)鐘信號(hào)c I kn。
【文檔編號(hào)】H03K3/03GK106067787SQ201610566318
【公開(kāi)日】2016年11月2日
【申請(qǐng)日】2016年7月18日
【發(fā)明人】梁星
【申請(qǐng)人】西安紫光國(guó)芯半導(dǎo)體有限公司