本發(fā)明屬于電源分配網(wǎng)絡(luò)(PowerDeliveryNetwork，PDN)設(shè)計(jì)與測(cè)試領(lǐng)域，具體的說(shuō)是將嵌入式電容用于對(duì)PDN噪聲的有效抑制以及將三路模擬調(diào)理電路用于PDN電流噪聲的測(cè)量。
背景技術(shù)：
：數(shù)字IC進(jìn)入亞微米/納米工藝后，高速系統(tǒng)的時(shí)鐘主頻達(dá)數(shù)GHz，工作電壓降低至1V以下，瞬態(tài)電流卻飆升至50A/ns,引發(fā)的PDN噪聲嚴(yán)重超標(biāo)，基于目前業(yè)界流行的頻域目標(biāo)阻抗的PDN設(shè)計(jì)準(zhǔn)則進(jìn)行去耦，將需要少則幾十多則上百的去耦電容，占去大量的電路板表面面積，提高PDN設(shè)計(jì)復(fù)雜度。另外數(shù)字芯片的供電電壓越來(lái)越低，所允許的擺幅也越來(lái)越小，在加上對(duì)噪聲更加敏感，基于傳統(tǒng)的PDN測(cè)量方法直接進(jìn)行電壓電流噪聲的測(cè)量將引入較大的測(cè)量誤差。技術(shù)實(shí)現(xiàn)要素：本發(fā)明所要達(dá)到的技術(shù)目的是利用嵌入式電容基板的較小的寄生電感的優(yōu)勢(shì)，大量減小高速PDN去耦所需要的分立電容數(shù)量從而節(jié)省電路板表面面積以及利用三路模擬調(diào)理電路能夠用于對(duì)PDN電流噪聲的測(cè)量。為實(shí)現(xiàn)上述目的，本發(fā)明通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)：基于嵌入式電容基板的電源噪聲抑制裝置，包括設(shè)置于嵌入式電容式基板的VRM供電網(wǎng)絡(luò)、FPGA芯片、負(fù)載模塊、電流電壓取樣模塊、三路模擬調(diào)理電路和SMA測(cè)試接口；所述VRM供電網(wǎng)絡(luò)的第一電壓輸出端輸出供電電壓至FPGA芯片的電壓輸入端，F(xiàn)PGA芯片的I/O口與負(fù)載模塊相連接，F(xiàn)PGA芯片的電壓輸出端輸出電壓信號(hào)至電流電壓取樣模塊的電壓輸入端；電流電壓取樣模塊將電壓信號(hào)采樣獲得含噪取樣信號(hào)和無(wú)噪取樣信號(hào)，將含噪取樣信號(hào)和無(wú)噪取樣信號(hào)均經(jīng)信號(hào)輸出端輸出至三路模擬調(diào)理電路中對(duì)應(yīng)的采樣信號(hào)輸入端；VRM供電網(wǎng)絡(luò)的第二電壓輸出端輸出供電電壓至三路模擬調(diào)理電路的電壓輸入端；三路模擬調(diào)理電路將采樣信號(hào)進(jìn)行兩級(jí)放大后輸出放大信號(hào)至SMA測(cè)試接口。其中，所述嵌入式電容式基板為基于嵌入式電容的基板，所述嵌入式電容由電源層、介質(zhì)層和地層組成，介質(zhì)層位于電源層和地層之間；所述基板包括電源層和地層，電源層和地層之間構(gòu)成嵌入式電容。其中，所述介質(zhì)層由C-ply材料制成。其中，所述VRM供電網(wǎng)絡(luò)包括電源穩(wěn)壓器、獨(dú)立開關(guān)和第一至第四供電芯片，電源穩(wěn)壓器用于直接給第一供電芯片供電和通過(guò)獨(dú)立開關(guān)給第二至第四供電芯片供電，第一供電芯片用于給三路模擬調(diào)理電路供電，第二至第四供電芯片用于給FPGA芯片供電。其中，所述電源穩(wěn)壓器提供9-12V穩(wěn)壓電源；第一至第四供電芯片分別為5V/3A的LTM4623、1.1V/10A的LTM4649、2.5V/5A的LTM4625和3.3V/5A的LTM4625；FPGA芯片為FPGAStratixIII芯片。其中，所述三路模擬調(diào)理電路包括前級(jí)放大電路和后級(jí)放大電路，前級(jí)放大電路包括第一至第二放大器和第一電阻至第四電阻R1-R4，后級(jí)放大電路包括第三放大器和第五電阻至第九電阻R5-R9；第一放大器的正相輸入端接收電流電壓取樣模塊輸出的含噪電壓采樣信號(hào)VDD并與第一SMA測(cè)試接口相連接，第二放大器的正相輸入端接收電流電壓取樣模塊輸出的無(wú)噪電壓采樣信號(hào)VCC，第一放大器的正向輸入端和第二放大器的正向輸入端之間設(shè)有第一電阻R1，第一放大器的反向輸入端和第二放大器的反向輸入端之間設(shè)有第二電阻R2，第一放大器的輸出端與第二電阻R2的一端之間設(shè)有第三電阻R3，第二放大器的輸出端與第二電阻R2的另一端之間設(shè)有第四電阻R4；第一放大器的輸出端與第三放大器的反向輸入端之間設(shè)有第六電阻R6，第二放大器的輸出端與第三放大器的正向輸入端之間設(shè)有第五電阻R5，第七電阻R7一端接地，另一端連接在第五電阻R5和第三放大器的正向輸入端之間；第八電阻R8的一端連接在第六電阻R6和第三放大器的反向輸入端之間，另一端連接在第三放大器的輸出端與第九電阻R9的一端之間；第九電阻R9的另一端與第二SMA測(cè)試接口相連接；第一至第三放大器的電源端均用于接收第一供電芯片輸出的電壓。其中，所述第一至第三放大器均為OPA695ID，第九電阻R9的阻值為50Ohm。本發(fā)明與現(xiàn)有技術(shù)相比具有以下優(yōu)點(diǎn)：1.本發(fā)明使用嵌入式電容基板能夠有效抑制電源噪聲，利用嵌入式電容基板的較小的寄生電感的優(yōu)勢(shì)，能大量減小高速PDN去耦所需要的分立電容數(shù)量從而節(jié)省電路板表面面積；2.本發(fā)明利用三路模擬調(diào)理電路能更加準(zhǔn)確的測(cè)量最壞的PDN電流噪聲。附圖說(shuō)明圖1為本發(fā)明的電源噪聲抑制裝置的實(shí)現(xiàn)框圖；圖2為本發(fā)明的嵌入式電容結(jié)構(gòu)示意圖；圖3為本發(fā)明的三路模擬調(diào)理電路原理圖；圖4為本發(fā)明電源噪聲抑制裝置的阻抗曲線仿真結(jié)果圖；圖5為本發(fā)明電源噪聲抑制裝置的僅分立電容作用下的電壓噪聲仿真結(jié)果圖；圖6為本發(fā)明電源噪聲抑制裝置的分立電容和嵌入式電容作用下的電壓噪聲仿真結(jié)果圖；圖7為本發(fā)明電源噪聲抑制裝置的優(yōu)化的分立電容和嵌入式電容作用下的電壓噪聲仿真結(jié)果圖；圖8為本發(fā)明電源噪聲抑制裝置的三路模擬調(diào)理電路電流測(cè)量結(jié)果圖。具體實(shí)施方式以下結(jié)合附圖和具體實(shí)例，對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。圖1為本發(fā)明的電源噪聲抑制裝置的實(shí)現(xiàn)框圖，包括設(shè)置于嵌入式電容式基板的VRM(VoltageRegulatorModule,電壓調(diào)節(jié)模組)供電網(wǎng)絡(luò)、FPGA芯片、負(fù)載模塊、電流電壓取樣模塊、三路模擬調(diào)理電路和SMA測(cè)試接口。VRM供電網(wǎng)絡(luò)包括電源穩(wěn)壓器、獨(dú)立開關(guān)和第一至第四供電芯片；FPGA芯片用于產(chǎn)生電壓噪聲信號(hào)；電流電壓取樣模塊用于對(duì)電壓信號(hào)取樣獲得含噪取樣信號(hào)和無(wú)噪取樣信號(hào)；三路模擬調(diào)理電路用于接收含噪取樣信號(hào)和無(wú)噪取樣信號(hào)并計(jì)算得到電源噪聲值，將電源噪聲值輸出至SMA測(cè)試接口。本發(fā)明的電源噪聲抑制裝置設(shè)計(jì)分為兩個(gè)部分。第一部分利用嵌入式電容基板的較小的寄生電感的優(yōu)勢(shì)，大量減少高速PDN去耦所需要的分立電容數(shù)量從而節(jié)省電路板表面面積，具體原理和設(shè)計(jì)如下：對(duì)于分立電容來(lái)說(shuō)，電容的諧振頻點(diǎn)主要由其容值和寄生電感參數(shù)決定，不同的電容，容值和寄生參數(shù)不同從而諧振點(diǎn)不同，基于頻域目標(biāo)阻抗法在寬頻帶對(duì)PDN進(jìn)行有效去耦。若使用分立電容，則需要很多不同容值的電容來(lái)使最終的阻抗?jié)M足目標(biāo)阻抗，特別是在高頻，將需要更多的諧振點(diǎn)在高頻的小容值電容。但對(duì)于嵌入式電容，其容值的大小，諧振點(diǎn)的位置與電路板的面積、形狀、過(guò)孔多少等很多因素有關(guān)。故不能憑空猜測(cè)，只能通過(guò)對(duì)具體電路板的仿真才能確定最終結(jié)果，但是基于嵌入式電容寄生電感很小將能有效地對(duì)PDN進(jìn)行去耦。如圖2所示，平板電容，即嵌入式電容分為三層，分別為電源層、介質(zhì)層和地層，其電容量的計(jì)算公式如下：其中，C是嵌入式電容的電容量，A是平板面積，εk是平板間材料的介電常數(shù)，ε0是真空介電常數(shù)，H是平板間厚度。由上式可知，為了增大嵌入式電容的容量，對(duì)于結(jié)構(gòu)已經(jīng)確定的設(shè)計(jì)來(lái)說(shuō)，平板面積很難增大，故只能增大平板間的介質(zhì)材料的介電常數(shù)和減小板間厚度。3M公司的C-ply材料的介電常數(shù)能達(dá)到16，介質(zhì)厚度能做到6mil，能夠大大增大嵌入式電容量。因此，本發(fā)明的介質(zhì)層采用能增大嵌入式電容量的C-ply材料，從而減少分立電容數(shù)量。第二部分利用三路模擬調(diào)理電路對(duì)PDN電流噪聲進(jìn)行測(cè)量：三路模擬調(diào)理電路的電路原理圖如圖4所示，包括前級(jí)放大電路和后級(jí)放大電路，兩級(jí)放大電路使用的芯片均為OPA695ID。其中前級(jí)放大電路OPA695ID1和OPA695ID2實(shí)現(xiàn)電壓跟隨的功能，即分別緩沖帶有噪聲的輸入電壓VDD3.3和不帶噪聲的輸入電壓VCC3P3；后一級(jí)放大電路OPA695ID3實(shí)現(xiàn)差分放大的功能。第一放大器的正相輸入端與第一SMA測(cè)試接口相連接，這個(gè)測(cè)試接口用來(lái)直接測(cè)FPGA芯片電源引腳處的電壓信號(hào)，三路模擬調(diào)理電路是為了將電壓信號(hào)轉(zhuǎn)化為電流，從而測(cè)得電流信號(hào)。此三路模擬調(diào)理電路的優(yōu)勢(shì)在于，對(duì)于輸入到電路的共模電壓信號(hào)，將直接加載到電阻R2的兩端，故電阻R2上不產(chǎn)生電流，從而OPA695ID1和OPA695ID2對(duì)于共模信號(hào)來(lái)說(shuō)是單位增益跟隨器；而對(duì)于差分信號(hào)加載在電路輸入，其增益為(1+2R3/R2),故共模抑制比增大了(1+2R3/R2)，特別是當(dāng)共模噪聲由于放大器的放大誤差而被跟蹤也可以通過(guò)后一級(jí)的減法電路消除，最終輸出的電壓為VOUT＝(VDD3.3-VCC3P3)(1+2R3/R2)(R8/R6)；然后在電路的輸出端串聯(lián)一個(gè)電阻R9，通過(guò)SMA2接口測(cè)量串聯(lián)電阻R9上的電流就可以測(cè)得最終的PDN電流噪聲。本發(fā)明將這種三路模擬調(diào)理電路應(yīng)用于高速電流噪聲的測(cè)試，可以更加準(zhǔn)確的測(cè)量電流噪聲信號(hào)，特別是基于本發(fā)明所使用的芯片OPA695ID，當(dāng)增益較高(G＝+8)時(shí)，可提供4300V/us的轉(zhuǎn)換速率以及大于450MHz的帶寬，當(dāng)增益較低(G＝+2)時(shí)，可提供2500V/us的轉(zhuǎn)換速率以及1.4GHz的帶寬，能夠滿足高速電流噪聲的測(cè)量，從而可以更加準(zhǔn)確的測(cè)量電流噪聲信號(hào)，以用于指導(dǎo)PDN設(shè)計(jì)。將上述電路結(jié)構(gòu)導(dǎo)入到Siwave中的10層PCB版圖，PCB版圖尺寸為433milX413mil。電源穩(wěn)壓器提供9-12V穩(wěn)壓電源；FPGA芯片為StratixIII芯片，其工作頻率能達(dá)到1GHz；三路模擬電路使用的芯片是OPA695ID；第一至第四供電芯片分別為L(zhǎng)TM4623、LTM4649、LTM4625和LTM4625，分別用來(lái)提供5V、1.1V、2.5V和3.3V的電壓，同時(shí)提供的最大電流為3A、10A、5A和5A。為了驗(yàn)證嵌入式電容基板具有較小的寄生電感的優(yōu)勢(shì)，能夠大量減少高速PDN去耦所需要的分立電容數(shù)量從而節(jié)省電路板表面面積，以下分三步完成：第一步基于業(yè)界流行的頻域目標(biāo)阻抗法求得去耦方案，應(yīng)用于PCB版圖設(shè)計(jì)。對(duì)于3.3V的PDN網(wǎng)絡(luò)所使用的電容類型及對(duì)應(yīng)數(shù)量如表1中的數(shù)量_Normal所示，仿真所得的阻抗曲線如圖4中的實(shí)線Normal所示，電壓噪聲如圖5中的Vnoise_Normal所示。第二步在第一步的基礎(chǔ)上，應(yīng)用本發(fā)明提出的嵌入式電容技術(shù)，將3.3V電源層和GND用3M公司的C-ply材料填充，且厚度能夠做到0.56mil。仿真所得阻抗曲線如圖4中的短虛線EmbededCap所示，電壓噪聲如圖6中的Vnoise_EmbededCap所示。與第一步的結(jié)果相比，阻抗明顯降低，電壓噪聲明顯減小。第三步為了驗(yàn)證嵌入式電容相比于分立電容的去耦優(yōu)勢(shì)，有必要在滿足系統(tǒng)性能的基礎(chǔ)上減少分立電容的數(shù)量從而節(jié)省電路板表面面積。此時(shí)所使用電容類型及數(shù)量表1中的數(shù)量_Opt所示，阻抗曲線如圖4長(zhǎng)虛線EmbededCapOpt所示，電壓噪聲如圖7的Vnoise_EmbededCapOpt所示。通過(guò)以上三步可知，嵌入式電容的使用能夠減少分立電容的數(shù)量，本實(shí)例減少的數(shù)量為42.9％，從而節(jié)省電路板表面的面積。為了驗(yàn)證三路模擬調(diào)理電路能夠用于對(duì)PDN電流噪聲的測(cè)量，如圖3所示，我們?cè)谏厦娴幕A(chǔ)上，將產(chǎn)生的包含電壓噪聲的VDD3.3和不包含電壓噪聲的VCC3P3用于三路模擬調(diào)理電路的兩個(gè)正相輸入端，在電路的輸出端串聯(lián)一個(gè)50Ohm的電阻，通過(guò)測(cè)量串聯(lián)電阻上的電流來(lái)驗(yàn)證三路模擬電路能夠用于對(duì)PDN電流噪聲的測(cè)量，結(jié)果如圖8所示，從而驗(yàn)證三路模擬電路能夠用于對(duì)PDN電流噪聲的測(cè)量。表1去耦結(jié)果對(duì)比容值(uF)數(shù)量_Normal數(shù)量_Opt470113301122021471122114.7421110.331160.1840.022320.011260.004742總數(shù)4928當(dāng)前第1頁(yè)1 2 3