本技術(shù)屬于對時同步授時設(shè)備,具體為一種帶有毫秒授時的b碼產(chǎn)生電路。
背景技術(shù):
1、b碼作為一種時間授時編碼,在時間授時方面得以廣泛應(yīng)用。該編碼通訊中不但要傳遞時間編碼信息,而且通過幀頭脈沖的上升沿傳遞高精度時間整秒準時刻信息。因而在時間授時中,離不開b碼作為高精度時間授時的傳遞手段。
2、現(xiàn)有技術(shù)中,例如公開號為:cn210401666u的專利中記載的技術(shù)方案:一種b碼發(fā)生單元及裝置,包括信號接收電路,用于接收時間信號和位置信號,并將接收的時間信號和位置信號傳輸至信號處理電路;信號處理電路,用于對所述時間信號和位置信號進行處理,生成攜帶位置信息的b碼數(shù)字信號。
3、現(xiàn)有技術(shù)中b碼產(chǎn)生技術(shù)多數(shù)是cpu控制與fpga編碼結(jié)合產(chǎn)生b碼編碼時間信息和幀頭pps準時沿輸出。實現(xiàn)過程相對復雜,若需要產(chǎn)生高精度的時間準時沿編碼,需要嚴格控制組合邏輯的時序關(guān)系,一旦出現(xiàn)編排次序不盡合理或分頻計數(shù)的數(shù)據(jù)鏈位數(shù)過長,都會容易出現(xiàn)不確定的尖峰脈沖干擾,影響b碼輸出質(zhì)量。
技術(shù)實現(xiàn)思路
1、本實用新型的目的在于提供一種帶有毫秒授時的b碼產(chǎn)生電路,以解決背景技術(shù)中提出的現(xiàn)有技術(shù)中,b碼產(chǎn)生技術(shù)多數(shù)是cpu控制與fpga編碼結(jié)合,存在實現(xiàn)過程相對復雜,若需要產(chǎn)生高精度的時間準時沿編碼,需要嚴格控制組合邏輯的時序關(guān)系,不方便實現(xiàn)的問題。
2、為解決上述技術(shù)問題,本實用新型所采用的技術(shù)方案是:
3、一種帶有毫秒授時的b碼產(chǎn)生電路,包括單脈沖產(chǎn)生單元、分頻單元、脈沖同步選通單元以及同步單元:單脈沖產(chǎn)生單元的一端分別與分頻單元、脈沖同步選通單元以及同步單元連接,單脈沖產(chǎn)生單元的另一端用于接收啟動使能信號以及時間基準信號;
4、分頻單元的一端還與脈沖同步選通單元連接,分頻單元的另一端與同步單元連接;脈沖同步選通單元還用于接收啟動使能信號以及外部輸入的pps信號;
5、同步單元的一端還接收時間編碼信號,同步單元的另一端輸出帶有毫秒準時沿的b碼信號。
6、根據(jù)上述技術(shù)方案,單脈沖產(chǎn)生單元包括電阻r1、電容c1、芯片u2a;其中,芯片u2a的1號引腳分別與脈沖同步選通單元以及芯片u2a的2號引腳連接;芯片u2a的3號引腳與電阻r1的一端連接,電阻r1的另一端與分別與電容c1的一端以及脈沖同步選通單元連接;電容c1的另一端接地。
7、根據(jù)上述技術(shù)方案,單脈沖產(chǎn)生單元還包括芯片u2b;芯片u2b的5號引腳與脈沖同步選通單元連接,芯片u2b的6號引腳用于接收時間基準信號;芯片u2b的4號引腳與分頻單元連接。
8、根據(jù)上述技術(shù)方案,分頻單元包括芯片u4a、芯片u4b、芯片u5a和芯片u5b;其中,芯片u4a的7號引腳分別與芯片u4b的15號引腳、u5a的7號引腳、芯片u5b的15號引腳、脈沖同步選通單元以及同步單元連接;
9、芯片u4a的2號引腳接地,芯片u4a的1號引腳與芯片u2b的4號引腳連接;芯片u4a的4號引腳與芯片u4b的9號引腳連接;芯片u4b的10號引腳接地;芯片u4b的14號引腳與芯片u5a的1號引腳連接;u5a的2號引腳接地;u5a的2號引腳6號引腳與芯片u5b的9號引腳,芯片u5b的10號引腳接地,芯片u5b的14號引腳與同步單元連接。
10、根據(jù)上述技術(shù)方案,脈沖同步選通單元包括芯片u3a;芯片u3a的3號引腳與芯片u2a的1號引腳連接,芯片u2a的5號引腳用于接收外部輸入的pps信號,芯片u2a的1號引腳與芯片u2b的5號引腳連接;u2a的1號引腳分別與芯片u4a、芯片u4b、芯片u5a、芯片u5b以及同步單元連接。
11、根據(jù)上述技術(shù)方案,脈沖同步選通單元還包括芯片u2c;芯片u2c的8號引腳分別與芯片u2a的1號引腳以及芯片u3a的3號引腳連接;芯片u2c的8號引腳9號引腳分別與電阻r1以及電容c1連接,芯片u2c的10號引腳分別與芯片u3a的4號引腳、芯片u4a、芯片u4b、芯片u5a、芯片u5b以及同步單元連接。
12、根據(jù)上述技術(shù)方案,芯片u2a的1號引腳、芯片u3a的3號引腳以及芯片u2c的8號引腳均用于接收啟動使能信號。
13、根據(jù)上述技術(shù)方案,同步單元包括芯片u3b,芯片u3b的11號引腳與芯片u5b的14號引腳連接,芯片u3b的10號引腳分別與芯片u3a的4號引腳、芯片u4a、芯片u4b、芯片u5a、芯片u5b以及芯片u2c的10號引腳連接,芯片u3b的9號引腳用于接收時間編碼信號,芯片u3b的13號引腳用于輸出帶有毫秒準時沿的b碼信號。
14、與現(xiàn)有技術(shù)相比,本實用新型具有以下有益效果:
15、通過本實用新型中系統(tǒng)產(chǎn)生的時間b碼信息,具有產(chǎn)生方法簡單,既保留了原b碼的通訊協(xié)議規(guī)定的時間編碼內(nèi)容,又保證了所有時間信息編碼脈沖的準時刻沿,使得b碼授時信息中,不但包含整秒時間信號,還包含準確的毫秒信號,大大拓寬了b碼授時的應(yīng)用范圍。
16、接收授時信號設(shè)備可以利用其毫秒時刻準時沿信號馴服低精度的晶體振蕩器,來獲取高準確度的頻率源輸出。
17、b碼產(chǎn)生電路簡單,占用的資源少,只用很少的邏輯芯片即可獲得高準時刻沿的b碼信號,b碼傳送過程的信道占用時間也與源b碼授時方式相同沒有發(fā)生任何改變。
1.一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:包括單脈沖產(chǎn)生單元、分頻單元、脈沖同步選通單元以及同步單元:單脈沖產(chǎn)生單元的一端分別與分頻單元、脈沖同步選通單元以及同步單元連接,單脈沖產(chǎn)生單元的另一端用于接收啟動使能信號以及時間基準信號;
2.根據(jù)權(quán)利要求1所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:單脈沖產(chǎn)生單元包括電阻r1、電容c1、芯片u2a;其中,芯片u2a的1號引腳分別與脈沖同步選通單元以及芯片u2a的2號引腳連接;芯片u2a的3號引腳與電阻r1的一端連接,電阻r1的另一端與分別與電容c1的一端以及脈沖同步選通單元連接;電容c1的另一端接地。
3.根據(jù)權(quán)利要求1所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:單脈沖產(chǎn)生單元還包括芯片u2b;芯片u2b的5號引腳與脈沖同步選通單元連接,芯片u2b的6號引腳用于接收時間基準信號;芯片u2b的4號引腳與分頻單元連接。
4.根據(jù)權(quán)利要求3所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:分頻單元包括芯片u4a、芯片u4b、芯片u5a和芯片u5b;其中,芯片u4a的7號引腳分別與芯片u4b的15號引腳、u5a的7號引腳、芯片u5b的15號引腳、脈沖同步選通單元以及同步單元連接;
5.根據(jù)權(quán)利要求4所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:脈沖同步選通單元包括芯片u3a;芯片u3a的3號引腳與芯片u2a的1號引腳連接,芯片u2a的5號引腳用于接收外部輸入的pps信號,芯片u2a的1號引腳與芯片u2b的5號引腳連接;u2a的1號引腳分別與芯片u4a、芯片u4b、芯片u5a、芯片u5b以及同步單元連接。
6.根據(jù)權(quán)利要求5所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:脈沖同步選通單元還包括芯片;芯片u2c的8號引腳分別與芯片u2a的1號引腳以及芯片u3a的3號引腳連接;芯片u2c的8號引腳9號引腳分別與電阻r1以及電容c1連接,芯片u2c的10號引腳分別與芯片u3a的4號引腳、芯片u4a、芯片u4b、芯片u5a、芯片u5b以及同步單元連接。
7.根據(jù)權(quán)利要求6所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:芯片u2a的1號引腳、芯片u3a的3號引腳以及芯片u2c的8號引腳均用于接收啟動使能信號。
8.根據(jù)權(quán)利要求7所述的一種帶有毫秒授時的b碼產(chǎn)生電路,其特征在于:同步單元包括芯片u3b,芯片u3b的11號引腳與芯片u5b的14號引腳連接,芯片u3b的10號引腳分別與芯片u3a的4號引腳、芯片u4a、芯片u4b、芯片u5a、芯片u5b以及芯片u2c的10號引腳連接,芯片u3b的9號引腳用于接收時間編碼信號,芯片u3b的13號引腳用于輸出帶有毫秒準時沿的b碼信號。