一種混合型三維片上網(wǎng)絡(luò)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及片上網(wǎng)絡(luò)技術(shù)領(lǐng)域，更具體地說，涉及一種混合型三維片上網(wǎng)絡(luò)。
【背景技術(shù)】
[0002]片上網(wǎng)絡(luò)(Network-on-Chip，NoC)互連結(jié)構(gòu)成為芯片體系結(jié)構(gòu)設(shè)計(jì)的發(fā)展趨勢(shì)，是未來片上IP核互連的有效解決方法之一?；贜oC架構(gòu)的多核處理器片上系統(tǒng)可以實(shí)現(xiàn)計(jì)算和通信的分離，IP核構(gòu)成的計(jì)算子系統(tǒng)可以獨(dú)立完成計(jì)算任務(wù)，NoC構(gòu)成的通信子系統(tǒng)，負(fù)責(zé)IP核之間高速數(shù)據(jù)交換。隨著集成電路工藝進(jìn)入14nm工藝時(shí)代，NoC的設(shè)計(jì)規(guī)模不斷擴(kuò)大，由于所有資源節(jié)點(diǎn)都布局于平面，且在二維平面上進(jìn)行布局布線，各路由單元之間的互連線需橫跨整個(gè)資源節(jié)點(diǎn)，因此二維NoC中互連線長(zhǎng)度或者網(wǎng)絡(luò)直徑隨著設(shè)計(jì)規(guī)模成倍增加。連線長(zhǎng)度的增加直接帶來了系統(tǒng)傳輸延時(shí)的上升，限制了數(shù)據(jù)傳輸頻率的提高，同時(shí)由于全局連線長(zhǎng)度和數(shù)據(jù)轉(zhuǎn)發(fā)次數(shù)的增加，也會(huì)使系統(tǒng)的通信功耗增加。
[0003]因此，如何減少連線長(zhǎng)度及網(wǎng)絡(luò)直徑，減少系統(tǒng)傳輸延時(shí)，降低通信的功耗是現(xiàn)在需要解決的問題。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種混合型三維片上網(wǎng)絡(luò)，以減少連線長(zhǎng)度及網(wǎng)絡(luò)直徑，減少系統(tǒng)傳輸延時(shí)，降低通信的功耗。
[0005]為實(shí)現(xiàn)上述目的，本發(fā)明實(shí)施例提供了如下技術(shù)方案:
[0006]一種混合型三維片上網(wǎng)絡(luò)，包括:
[0007]在垂直方向上進(jìn)行堆疊的多個(gè)水平子層；其中，每個(gè)水平子層中的水平路由單元保持相同的拓?fù)浣Y(jié)構(gòu)；
[0008]連接所述多個(gè)水平子層中位于同一豎直線上的水平路由單元的垂直總線；其中，所述垂直總線的數(shù)量與所述每個(gè)水平子層中的水平路由單元的數(shù)量相對(duì)應(yīng)；
[0009]控制所述垂直總線占用權(quán)的垂直總線控制器。
[0010]優(yōu)選的，所述垂直總線控制器包括:
[0011]用于存儲(chǔ)位于同一豎直線上的水平路由單元發(fā)送的垂直總線占用請(qǐng)求信息的狀態(tài)同步寄存器；
[0012]與所述狀態(tài)同步寄存器相連，用于確認(rèn)與所述位于同一豎直線上的水平路由單元相對(duì)應(yīng)的垂直總線的占用信息的占用狀態(tài)寄存器；
[0013]用于存儲(chǔ)水平路由單元地址信息的本地地址存儲(chǔ)器；
[0014]與所述本地地址存儲(chǔ)器相連的第一比較器；
[0015]與所述本地地址存儲(chǔ)器和所述占用狀態(tài)寄存器相連的第二比較器。
[0016]優(yōu)選的，所述拓?fù)浣Y(jié)構(gòu)為Spidergon拓?fù)浣Y(jié)構(gòu)。
[0017]優(yōu)選的，所述水平路由單元包括:
[0018]順時(shí)針端口、逆時(shí)針端口、對(duì)面方向端口、垂直總線端口和本地端口。
[0019]優(yōu)選的，所述垂直總線端口，包括:
[0020]與所述第一比較器相連，用于控制所述水平路由單元接收數(shù)據(jù)的接收組件；
[0021]與所述第二比較器相連，用于控制所述水平路由單元發(fā)送數(shù)據(jù)的發(fā)送組件。
[0022]優(yōu)選的，所述接收組件為與垂直總線相連的第一三態(tài)驅(qū)動(dòng)電路。
[0023]優(yōu)選的，所述發(fā)送組件為與垂直總線相連的第二三態(tài)驅(qū)動(dòng)電路。
[0024]優(yōu)選的，所述狀態(tài)同步寄存器設(shè)置N-1個(gè)輸入端口和I個(gè)輸出端口 ；其中N為整數(shù)。
[0025]通過以上方案可知，本發(fā)明實(shí)施例提供的一種混合型三維片上網(wǎng)絡(luò)，包括:在垂直方向上進(jìn)行堆疊的多個(gè)水平子層；其中，每個(gè)水平子層中的水平路由單元保持相同的拓?fù)浣Y(jié)構(gòu)；連接所述多個(gè)水平子層中位于同一豎直線上的水平路由單元的垂直總線；其中，所述垂直總線的數(shù)量與所述每個(gè)水平子層中的水平路由單元的數(shù)量相對(duì)應(yīng)；控制所述垂直總線占用權(quán)的垂直總線控制器，通過將多個(gè)水平子層在垂直方向上堆疊，形成三維片上網(wǎng)絡(luò)，增加了垂直方向的互連，縮短了芯片內(nèi)部的全局互連長(zhǎng)度，提高了芯片內(nèi)部帶寬，降低了數(shù)據(jù)傳輸?shù)难舆t與功耗。
【附圖說明】
[0026]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0027]圖1為本發(fā)明實(shí)施例公開的一種混合型三維片上網(wǎng)絡(luò)示意圖；
[0028]圖2為本發(fā)明實(shí)施例公開的一種Spidergon拓?fù)浣Y(jié)構(gòu)示意圖；
[0029]圖3為本發(fā)明實(shí)施例公開的一種垂直總線控制器結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0030]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0031]本發(fā)明實(shí)施例公開了一種混合型三維片上網(wǎng)絡(luò)，以減少連線長(zhǎng)度及網(wǎng)絡(luò)直徑，減少系統(tǒng)傳輸延時(shí)，降低通信的功耗。
[0032]參見圖1，本發(fā)明實(shí)施例提供的一種混合型三維片上網(wǎng)絡(luò)，包括:
[0033]在垂直方向上進(jìn)行堆疊的多個(gè)水平子層；其中，每個(gè)水平子層中的水平路由單元保持相同的拓?fù)浣Y(jié)構(gòu)；
[0034]具體的，每個(gè)水平路由單元之間通過水平鏈路進(jìn)行連接。
[0035]優(yōu)選的，所述拓?fù)浣Y(jié)構(gòu)為Spidergon拓?fù)浣Y(jié)構(gòu)。
[0036]具體的，Spidergon拓?fù)浣Y(jié)構(gòu)是一種類似環(huán)形的拓?fù)浣Y(jié)構(gòu)，具有如下優(yōu)點(diǎn):
[0037]1、該結(jié)構(gòu)完全對(duì)稱，這使得其中的資源節(jié)點(diǎn)(本實(shí)施例中的節(jié)點(diǎn)為每個(gè)水平路由單元中的節(jié)點(diǎn))無論放在結(jié)構(gòu)中的哪個(gè)位置，其路由規(guī)則和效果完全相同，從而在設(shè)計(jì)中不用考慮節(jié)點(diǎn)在布局中因位置不同造成的性能影響；
[0038]2、布局非常規(guī)則，這有利于降低芯片布局中節(jié)點(diǎn)的互連難度；較低的結(jié)點(diǎn)度和網(wǎng)絡(luò)直徑有利于路由單元之間傳輸延時(shí)的優(yōu)化，也有利于路由算法的設(shè)計(jì)。
[0039]參見圖2，為本實(shí)施中的Spidergon拓?fù)浣Y(jié)構(gòu)示意圖，假設(shè)結(jié)構(gòu)中節(jié)點(diǎn)總數(shù)為N，由于結(jié)構(gòu)的對(duì)稱性，節(jié)點(diǎn)數(shù)目必須為偶數(shù)，即N = 2η。在Spidergon拓?fù)浣Y(jié)構(gòu)中，每個(gè)節(jié)點(diǎn)按順時(shí)針方向進(jìn)行編號(hào)，號(hào)碼從O到Ν-1。拓?fù)渲車h(huán)形方向上的通道編號(hào)與順時(shí)針方向的源節(jié)點(diǎn)相同。而在對(duì)面方向上，通道編號(hào)為序號(hào)較小的編號(hào)加上Ν/2。也就是說在Spidergon結(jié)構(gòu)中，每個(gè)節(jié)點(diǎn)Xi與三個(gè)節(jié)點(diǎn)相連，節(jié)點(diǎn)編號(hào)分別為(i+l)mod N, (1-l)mod N和(i+N/2)mod No
[0040]例如在圖2中，若節(jié)點(diǎn)號(hào)碼為1-15，節(jié)點(diǎn)總數(shù)N為16，則與節(jié)點(diǎn)號(hào)碼為I的節(jié)點(diǎn)相連的三個(gè)節(jié)點(diǎn)分別是節(jié)點(diǎn)號(hào)碼為2的節(jié)點(diǎn)、節(jié)點(diǎn)號(hào)碼為O的節(jié)點(diǎn)和節(jié)點(diǎn)號(hào)碼為9的節(jié)點(diǎn)。
[0041]連接所述多個(gè)水平子層中位于同一豎直線上的水平路由單元的垂直總線；其中，所述垂直總線的數(shù)量與所述每個(gè)水平子層中的水平路由單元的數(shù)量相對(duì)應(yīng)；
[0042]控制所述垂直總線占用權(quán)的垂直總線控制器。
[0043]具體的，在集成電路設(shè)計(jì)工藝中，水平層內(nèi)部連線需要橫跨資源節(jié)點(diǎn)與其它路由單元相連，因此連線長(zhǎng)度為資源節(jié)點(diǎn)寬度，其典型值為數(shù)千微米，而本實(shí)施例中的混合型三維片上網(wǎng)絡(luò)，由于各水平子層之間直接相互疊加，使得各水平子層在垂直方向上的距離僅為幾十微米，因此在垂直方向上使用總線方式的通信效率會(huì)超過等效的網(wǎng)絡(luò)通信方式。片上應(yīng)用環(huán)境的固定性和片上資源的有限性，使其接入機(jī)制需要在通用總線接入機(jī)制的基礎(chǔ)上進(jìn)行簡(jiǎn)化，由于拓?fù)浣Y(jié)構(gòu)在設(shè)計(jì)階段已經(jīng)確定，因此總線上需要接入的設(shè)備處于固定狀態(tài)，此時(shí)總線上的設(shè)備地址可以在設(shè)計(jì)階段預(yù)先固定分配，而且無需考慮總線設(shè)備加入和離開管理功能以及設(shè)備規(guī)模管理功能
[0044]具體的，本實(shí)施例中的水平子層生成方法是將整個(gè)網(wǎng)絡(luò)平均切分為數(shù)個(gè)規(guī)模相同的水平子層，并在水平子層中保持Spidergon結(jié)構(gòu)，然后將各個(gè)水平子層在垂直方向上進(jìn)行堆疊。這種混合型三維片上網(wǎng)絡(luò)結(jié)構(gòu)，命名為V-Spidergon。其中，各個(gè)水平路由單元是通過水平鏈路進(jìn)行連接，從而實(shí)現(xiàn)了水平面上的通信網(wǎng)絡(luò)，同理，垂直總線控制器與垂直總線實(shí)現(xiàn)水平子層與水平子層之間互連與通信。
[0045]需要說明的是，三維集成技術(shù)克服了芯片平面布局的局限性，增加了垂直方向的