基于fpga的dfi標(biāo)準(zhǔn)ddr3控制器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及芯片設(shè)計(jì)技術(shù)領(lǐng)域，特別涉及一種基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的發(fā)展，存儲(chǔ)器技術(shù)也得到飛速發(fā)展，其中DDR3內(nèi)存顆粒以其大容量、高速、運(yùn)行穩(wěn)定等優(yōu)點(diǎn)成為目前存儲(chǔ)器的主流。DDR3內(nèi)存顆粒增加了許多新的技術(shù)。例如:引入飛躍(FLY_BY)的拓?fù)浣Y(jié)構(gòu)，提高信號(hào)的完整性；提供寫入均衡(WriteLeveling)和讀取均衡(Read Leveling)機(jī)制，用以補(bǔ)償FLY_BY結(jié)構(gòu)帶來(lái)的數(shù)據(jù)、時(shí)鐘信號(hào)和選通信號(hào)之間的偏斜；增加ZQ校準(zhǔn)引腳校準(zhǔn)片內(nèi)終結(jié)電阻(ODT)和輸出驅(qū)動(dòng)器。
[0003]DDR3控制器主要完成對(duì)DDR3內(nèi)存顆粒的數(shù)據(jù)讀寫，包括DDR3控制器和DDR3物理層(PHY)兩部分。DDR3控制器接收來(lái)自AXI總線發(fā)來(lái)的訪存請(qǐng)求，將指令、地址和數(shù)據(jù)通過(guò)本地應(yīng)用接口(NIF)發(fā)送到協(xié)議控制器，協(xié)議控制器根據(jù)DFI協(xié)議將其傳輸?shù)轿锢韺?。物理層接收DDR3控制器發(fā)來(lái)的數(shù)據(jù)和其他信號(hào)，并根據(jù)DDR3內(nèi)存顆粒的時(shí)序要求，將數(shù)據(jù)寫入DDR3內(nèi)存顆粒。同時(shí)DDR3物理層將讀到的DDR3內(nèi)存顆粒數(shù)據(jù)按照DFI協(xié)議要求傳到DDR3控制器中，DDR3控制器將其進(jìn)行處理后傳到AXI總線。
[0004]芯片設(shè)計(jì)中通常使用FPGA來(lái)驗(yàn)證ASIC原型系統(tǒng)的功能和性能，Xilinx公司的Virtex-7系列現(xiàn)場(chǎng)可編程門陣列(FPGA)驗(yàn)證平臺(tái)可以做2000萬(wàn)門ASIC的原型驗(yàn)證，但是其DDR3PHY與控制器之間的接口并沒(méi)有采用DFI標(biāo)準(zhǔn)，而現(xiàn)有的ASIC實(shí)現(xiàn)的DDR3控制器通常采用DFI標(biāo)準(zhǔn)，為了在Virtex-7系列FPGA平臺(tái)上驗(yàn)證ASIC原型系統(tǒng)，需要一種能在Xilinx Virtex-7系列FPGA上實(shí)現(xiàn)DFI (DDR物理層接口 )標(biāo)準(zhǔn)的DDR3控制器。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明提供一種基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器。
[0006]一種基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器，其包括AXI接口模塊、AXI控制器、周期性讀取模塊、協(xié)議控制器以及信號(hào)接口模塊:
[0007]AXI接口模塊、AXI控制器、周期性讀取模塊、協(xié)議控制器以及信號(hào)接口模塊依次電連接；
[0008]AXI接口模塊用于接收FPGA發(fā)送的用戶邏輯，并將用戶邏輯發(fā)送給AXI控制器；還用于接收AXI控制器轉(zhuǎn)發(fā)的DDR3的內(nèi)存數(shù)據(jù)，并將內(nèi)存數(shù)據(jù)發(fā)送轉(zhuǎn)發(fā)給FPGA ;
[0009]AXI控制器用于用戶邏輯轉(zhuǎn)化為AXI協(xié)議形式的數(shù)據(jù)，并將AXI協(xié)議形式的數(shù)據(jù)發(fā)送給周期性讀取模塊；還用于接收周期性讀取模塊發(fā)送的DDR3的內(nèi)存數(shù)據(jù)，將DDR3的內(nèi)存數(shù)據(jù)發(fā)送給AXI接口模塊；
[0010]周期性讀取模塊用于為DDR3物理層的動(dòng)態(tài)校準(zhǔn)提供周期性的數(shù)據(jù)選通數(shù)據(jù)DQS，還用于周期性地將AXI形式數(shù)據(jù)發(fā)送給協(xié)議控制器，周期性地將DDR3的內(nèi)存數(shù)據(jù)發(fā)送給AXI控制器；
[0011]協(xié)議控制器用于將AXI協(xié)議形式的數(shù)據(jù)轉(zhuǎn)化為DFI協(xié)議形式的數(shù)據(jù)，并將DFI協(xié)議形式的數(shù)據(jù)轉(zhuǎn)發(fā)給信號(hào)接口模塊；還用于接收信號(hào)接口模塊發(fā)送的DDR3的內(nèi)存數(shù)據(jù)，并將DDR3的內(nèi)存數(shù)據(jù)發(fā)送給周期性讀取模塊；
[0012]信號(hào)接口模塊用于將從協(xié)議控制器處接收的DFI協(xié)議形式的數(shù)據(jù)轉(zhuǎn)發(fā)給DDR3物理層，還用于將從DDR3物理層處接收的內(nèi)存數(shù)據(jù)轉(zhuǎn)發(fā)給協(xié)議控制器。
[0013]在本發(fā)明所述的基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器中，所述信號(hào)接口模塊用于:
[0014]向DDR3物理層發(fā)送如下信號(hào):
[0015]DFI 寫數(shù)據(jù)使能信號(hào) dfi_wrdata_en ；
[0016]DFI 寫數(shù)據(jù)信號(hào) dfi_wrdata ；
[0017]DDR命令發(fā)送的時(shí)隙信號(hào)mc_ _cas_slot ；
[0018]DDR3控制器的命令信號(hào)mc_cmd ；
[0019]DDR3控制器的數(shù)據(jù)偏移信號(hào)mc_data_offset ；
[0020]DDR3的物理層刷新和短校準(zhǔn)期間使能溫度檢測(cè)采樣信號(hào)tempmon_sample_en。
[0021]在本發(fā)明所述的基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器中，所述信號(hào)接口模塊用于:
[0022]還用于接收DDR3物理層發(fā)送的如下信號(hào):
[0023]校準(zhǔn)讀數(shù)據(jù)偏移值信號(hào)calib_rd_data_offset ；
[0024]控制隊(duì)列滿信號(hào)phy_mc_ctrl_full ；
[0025]命令隊(duì)列滿信號(hào)phy_mc_cmd_full ；
[0026]數(shù)據(jù)隊(duì)列滿信號(hào)phy_mc_data_full。
[0027]在本發(fā)明所述的基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器中，
[0028]周期性讀取模塊用于當(dāng)周期性讀取的時(shí)刻到達(dá)時(shí)，如果周期性讀取模塊沒(méi)有在初始化校準(zhǔn)階段，并且讀請(qǐng)求隊(duì)列為空時(shí)，跳轉(zhuǎn)到等待當(dāng)前讀寫請(qǐng)求完成的狀態(tài)，否則周期性讀取模塊仍為空閑狀態(tài)；如果當(dāng)前讀寫請(qǐng)求完成，則發(fā)起讀請(qǐng)求命令，并將周期性讀取模塊置為忙狀態(tài)，以阻止AXI控制器繼續(xù)發(fā)送數(shù)據(jù)；當(dāng)讀請(qǐng)求寫入讀請(qǐng)求隊(duì)列后，將周期性讀取模塊恢復(fù)空閑狀態(tài)。
[0029]本發(fā)明提供的基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器，通過(guò)在AXI控制器和協(xié)議控制器之間增加周期性讀取模塊，為Virtex-7系列DDR3物理層提供周期性的數(shù)據(jù)選通(DQS)信號(hào)，輔助其完成動(dòng)態(tài)校準(zhǔn)。通過(guò)信號(hào)接口模塊來(lái)和協(xié)議控制器交互?？梢员ＷC周期性的DQS信號(hào)的產(chǎn)生，同時(shí)不會(huì)打亂正常數(shù)據(jù)的傳輸。本發(fā)明解決了在Virtex-7系列FPGA平臺(tái)上驗(yàn)證DFI標(biāo)準(zhǔn)DDR3的專用集成電路(ASIC)原型系統(tǒng)，減小了流片的風(fēng)險(xiǎn)。
【附圖說(shuō)明】
[0030]圖1為本發(fā)明實(shí)施例的基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0031]如圖1所示，一種基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器，其包括AXI接口模塊1、AXI控制器2、周期性讀取模塊3、協(xié)議控制器4以及信號(hào)接口模塊6:
[0032]AXI接口模塊1、AXI控制器2、周期性讀取模塊3、協(xié)議控制器4以及信號(hào)接口模塊6依次電連接。AXI控制器2即為高性能總線協(xié)議(Advanced extensible Interface, AXI)控制器。可選地，周期性讀取模塊3、協(xié)議控制器4之間通過(guò)NIF接口模塊電連接。
[0033]AXI接口模塊I用于接收FPGA發(fā)送的用戶邏輯，并將用戶邏輯發(fā)送給AXI控制器2 ;還用于接收AXI控制器2轉(zhuǎn)發(fā)的DDR3的內(nèi)存數(shù)據(jù)，并將內(nèi)存數(shù)據(jù)發(fā)送轉(zhuǎn)發(fā)給FPGA。
[0034]AXI控制器2用于用戶邏輯轉(zhuǎn)化為AXI協(xié)議形式的數(shù)據(jù)，并將AXI協(xié)議形式的數(shù)據(jù)發(fā)送給周期性讀取模塊3 ;還用于接收周期性讀取模塊3發(fā)送的DDR3的內(nèi)存數(shù)據(jù)，將DDR3的內(nèi)存數(shù)據(jù)發(fā)送給AXI接口模塊I。
[0035]周期性讀取模塊3用于為DDR3物理層的動(dòng)態(tài)校準(zhǔn)提供周期性的數(shù)據(jù)選通數(shù)據(jù)DQS，還用于周期性地將AXI形式數(shù)據(jù)發(fā)送給協(xié)議控制器4，周期性地將DDR3的內(nèi)存數(shù)據(jù)發(fā)送給AXI控制器2。
[0036]協(xié)議控制器4用于將AXI協(xié)議形式的數(shù)據(jù)轉(zhuǎn)化為DFI協(xié)議形式的數(shù)據(jù)，并將DFI協(xié)議形式的數(shù)據(jù)轉(zhuǎn)發(fā)給信號(hào)接口模塊6 ;還用于接收信號(hào)接口模塊6發(fā)送的DDR3的內(nèi)存數(shù)據(jù)，并將DDR3的內(nèi)存數(shù)據(jù)發(fā)送給周期性讀取模塊3。
[0037]信號(hào)接口模塊6用于將從協(xié)議控制器4處接收的DFI協(xié)議形式的數(shù)據(jù)轉(zhuǎn)發(fā)給DDR3物理層，還用于將從DDR3物理層處接收的內(nèi)存數(shù)據(jù)轉(zhuǎn)發(fā)給協(xié)議控制器4。
[0038]可選地，在本發(fā)明實(shí)施例所述的基于FPGA的DFI標(biāo)準(zhǔn)DDR3控制器中，所述信號(hào)接口模塊6用于:
[0039]向DDR3物理層發(fā)送如下信號(hào):
[0040]DFI 寫數(shù)據(jù)使能信號(hào) df i_wrdata_en ；
[0041 ] DFI 寫數(shù)據(jù)信號(hào) dfi_wrdata ；
[0042]DDR命令發(fā)送的時(shí)隙信號(hào)mc_ _cas_slot ；
[0043]DDR3控制器的命令信號(hào)mc_cmd ；
[0044]DDR3控制器的數(shù)據(jù)偏移信號(hào)mc_data_offset ；