封裝結(jié)構(gòu)及其制法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種封裝結(jié)構(gòu)，特別涉及一種單層線路層的封裝結(jié)構(gòu)及其制法。
【背景技術(shù)】
[0002]隨著半導體封裝技術(shù)的演進，于智能型手機、平板、網(wǎng)絡(luò)、筆記本計算機等產(chǎn)品中，半導體裝置(Semiconductor device)已開發(fā)出不同的封裝型態(tài),例如,球柵數(shù)組式(Ballgrid array,簡稱BGA)、四方扁平式半導體封裝件(Quad-Flat Package,簡稱QFP)或四方扁平無引腳式(Quad Flat Nonlead Package,簡稱QFN)半導體封裝件等。
[0003]如第IA圖所示，公知QFP封裝結(jié)構(gòu)I包括:承載座10、位于該承載座10周圍的多個引腳11、黏接至該承載座10上并以多個焊線120電性連接該引腳11的電子元件12、以及包覆該電子元件12、承載座10、焊線120及引腳11的如封裝膠體的絕緣層13，且該引腳11凸伸出該絕緣層13。
[0004]然而，公知QFP封裝結(jié)構(gòu)I的制法中，該承載座10與該些引腳11是來自于導線架，所以無法任意布線，亦即限制線路與接點的設(shè)計。例如，公知導線架的一排引腳11的總長約占有400um，該承載座10的總長約占有125um，所以已限制該引腳11的I/O數(shù)量與長度(pitch)。
[0005]再者，于進行封裝時，受限于該導線架的固定尺寸與該焊線120的高度，所以公知QFP封裝結(jié)構(gòu)I的整體厚度較厚，且難以薄化。
[0006]又，公知QFP封裝結(jié)構(gòu)I中，受限于該導線架的設(shè)計，導致其引腳11的數(shù)量少，亦即接點數(shù)量少，因而難以實現(xiàn)高接點數(shù)量與薄型化的需求。
[0007]如第IB圖所示，公知BGA封裝結(jié)構(gòu)I’能在相同單位面積的封裝基板上容納更多輸入/輸出接點(I/O connect1n)以符合高度集積化(Integrat1n)的芯片所需。所述的封裝結(jié)構(gòu)I’包括:于上側(cè)1a與下側(cè)1b具有一線路層11a，Ilb的一承載板10’、設(shè)于該承載板10’上側(cè)1a并以多個導電凸塊120’電性連接該線路層Ila的電子元件12、包覆該些導電凸塊120’的如底膠的絕緣層13、以及設(shè)于該承載板10’下側(cè)1b的線路層Ilb上的多個如焊球的導電元件14，且該承載板10’中具有電性連接該線路層11a，Ilb的導電柱100。因此,該電子元件12是以打線接合(wre bonding)或倒裝芯片接合(Flip chip)方式電性連接該承載板10’，再于該承載板10’下側(cè)1b的線路層Ilb植設(shè)導電元件14而進行電性外接，以達到高腳數(shù)的目的。
[0008]惟，公知BGA封裝結(jié)構(gòu)I’中，于更高頻使用時或高速操作時，因信號傳遞路徑過長(即導電元件14、線路層11a，Ilb與導電柱100)而無法提升電性表現(xiàn)，以致于該封裝結(jié)構(gòu)I’的效能有所限制。
[0009]再者，公知BGA封裝結(jié)構(gòu)I’需制作至少兩層線路層lla, Ilb與導電柱100 (如鉆孔工藝，且于導通孔內(nèi)鍍上銅材，以作為層與層間的連接)，所以整體結(jié)構(gòu)不僅難以符合薄化需求，且因生產(chǎn)工藝復雜、流程長而難以降低制造成本。
[0010]又，公知BGA封裝結(jié)構(gòu)I’因需制作較多的連接接口(如兩線路層11a，Ilb與導電柱100之間)，且需使用各層材質(zhì)不相同的復合式承載板10’，所以不僅容易發(fā)生分層，且大幅增加制造成本。
[0011]另外，因該承載板10’是由多層(多種原材料組成)熱膨脹系數(shù)(thermalexpans1n coefficient,簡稱CTE)與電性特質(zhì)不匹配的復合式材質(zhì)所構(gòu)成,特別是材料間的CTE不匹配，所以于工藝中容易發(fā)生翹曲。
[0012]因此，如何避免公知技術(shù)中的種種缺失，實已成為目前亟欲解決的課題。

【發(fā)明內(nèi)容】

[0013]鑒于上述公知技術(shù)的種種缺失，本發(fā)明提供一種封裝結(jié)構(gòu)，包括:一絕緣層，具有相對的第一表面與第二表面；多個導電柱，嵌埋于該絕緣層中且其端面外露于該絕緣層的第一表面；一線路層，嵌設(shè)于該絕緣層的第二表面上并電性連接該些導電柱；至少一電子元件，設(shè)于該線路層上并電性連接該線路層；以及一包覆層，形成于該線路層與該絕緣層的第二表面上并包覆該電子元件。
[0014]在本發(fā)明的封裝結(jié)構(gòu)的一個實施方式中，該線路層供電性連接該電子元件，且該導電柱的端面定義為外接墊。
[0015]在本發(fā)明的封裝結(jié)構(gòu)的另一個實施方式中，該導電柱的端面齊平該絕緣層的第一表面。
[0016]在本發(fā)明的封裝結(jié)構(gòu)的另一個實施方式中，該電子元件為主動元件、被動元件或其二者組合。
[0017]在本發(fā)明的封裝結(jié)構(gòu)的另一個實施方式中，該電子元件以倒裝芯片方式電性連接該線路層。
[0018]在本發(fā)明的封裝結(jié)構(gòu)的另一個實施方式中，所述封裝結(jié)構(gòu)還包括多個導電元件，形成于該絕緣層的第一表面上并電性連接所述多個導電柱。
[0019]本發(fā)明還提供一種封裝結(jié)構(gòu)的制法，包括:形成多個導電柱于一導體層上；形成一絕緣層于該導體層與該些導電柱上，其中，該絕緣層具有相對的第一表面與第二表面，且令該些導電柱的端面外露于該絕緣層的第一表面；移除該導體層的部分材質(zhì)，使該導體層作為線路層；于該線路層上設(shè)置至少一電子元件，且該電子元件電性連接該線路層；以及于該線路層與該絕緣層的第二表面上形成一包覆層，使該包覆層包覆該電子元件。
[0020]本發(fā)明另提供一種封裝結(jié)構(gòu)的制法，包括:形成多個導電柱于一導體層上；形成一絕緣層于該導體層與該些導電柱上，并使該絕緣層完全包覆該些導電柱，其中，該絕緣層具有相對的第一表面與第二表面；移除部分的絕緣層，令該些導電柱的端面外露于該絕緣層的第一表面；移除該導體層的部分材質(zhì)，使該導體層作為線路層；于該線路層上設(shè)置至少一電子元件，且該電子元件電性連接該線路層；以及于該線路層與該絕緣層的第二表面上形成一包覆層，使該包覆層包覆該電子元件。
[0021]在本發(fā)明的封裝結(jié)構(gòu)的制法的一個實施方式中，該線路層供電性連接該電子元件，且該導電柱的端面定義為外接墊。
[0022]在本發(fā)明的封裝結(jié)構(gòu)的制法的另一個實施方式中，該導電柱的端面齊平該絕緣層的第一表面。
[0023]在本發(fā)明的封裝結(jié)構(gòu)的制法的另一個實施方式中，該電子元件為主動元件、被動元件或其二者組合。
[0024]在本發(fā)明的封裝結(jié)構(gòu)的制法的另一個實施方式中，該電子元件以倒裝芯片方式電性連接該線路層。
[0025]在本發(fā)明的封裝結(jié)構(gòu)的制法的另一個實施方式中，還包括形成多個導電元件于該絕緣層的第一表面上，且所述多個導電元件電性連接所述多個導電柱。
[0026]由上可知，本發(fā)明封裝結(jié)構(gòu)及其制法，通過僅需制作一層線路層，且以該導電柱作外接墊的設(shè)計，使該線路層結(jié)合電子元件，而導電柱結(jié)合焊球，以縮短信號傳遞路徑，因而能減少信號損失，所以能提升電氣特性。
[0027]再者，本發(fā)明封裝結(jié)構(gòu)通過將多個導電柱形成于單一線路層上的設(shè)計，使該些導電柱的端面作外接墊，因而無需制作另一層線路，所以能省略公知鉆孔工藝、填孔工藝、第二線路層的制作等，因而不僅大幅降低封裝結(jié)構(gòu)的厚度以符合薄化的需求，且能大幅降低制造成本。
[0028]又，本發(fā)明封裝結(jié)構(gòu)是于單一線路層與該些導電柱間具有連接接口，使其連接接口的數(shù)量少于公知技術(shù)的連接接口的數(shù)量，因而能避免分層問題，且因直接將該導電層圖案化制作成該線路層，所以能大幅降低制造成本。
[0029]另外，本發(fā)明的絕緣層為單一材質(zhì)，而非公知承載板的復合式材質(zhì)，所以能避免該絕緣層的應(yīng)力分布不均而發(fā)生翹曲的問題。
【附圖說明】
[0030]第IA圖為公知QFP封裝結(jié)構(gòu)的剖視示意圖；
[0031]第IB圖為公知BGA封裝結(jié)構(gòu)的剖視示意圖；以及
[0032]第2A至2H圖為本發(fā)明的封裝結(jié)構(gòu)的制法的剖視示意圖。
[0033]其中，附圖標記說明如下:
[0034]1、1’、2封裝結(jié)構(gòu)
[0035]10承載座
[0036]10’承載板
[0037]1a上側(cè)
[0038]1b下側(cè)
[0039]100導電柱
[0040]11引腳
[0041]I la、I lb、20’ 線路層
[0042]12,22電子元件
[0043]120焊線
[0044]120’、220 導電凸塊
[0045]13、25 絕緣層
[0046]14、24 導電元件
[0047]20導體層
[0048]21導電柱
[0049]21a端面
[0050]23包覆層
[0051 ]25a第一表面
[0052]20b第二表面
[0053]200凹狀
[0054]S切割路徑。
【具體實施方式】
[0055]以下通過特定的具體實施例說明本發(fā)明的實施方式，本領(lǐng)域普通技術(shù)人員可由本說明書所公開的內(nèi)容輕易地了解本發(fā)明的其它優(yōu)點及功效。
[0056]須知，本說明書所附附圖所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所公開的內(nèi)容，以供本領(lǐng)域普通技術(shù)人員的了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，所以不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達成的目的下，均應(yīng)仍落在本發(fā)明所公開的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。同時，本說明書