用于低電源電壓條件下的電壓自舉電荷泵電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電荷泵電路領(lǐng)域，特別是涉及一種用于低電源電壓條件下的電壓自舉電荷泵電路。
【背景技術(shù)】
[0002]隨著半導(dǎo)體制造工藝和集成電路設(shè)計能力的不斷進(jìn)步，人們已經(jīng)能夠把包括處理器、存儲器、模擬電路、接口邏輯甚至射頻電路集成到一個芯片上，這就是系統(tǒng)級芯片(System-on-Chip, SoC)。隨著數(shù)據(jù)吞吐量不斷上升以及系統(tǒng)低功耗要求,系統(tǒng)級芯片核心電壓(core vdd)逐步降低。目前而言，SoC系統(tǒng)的核心電壓一般都在1.8V以下，并可以預(yù)見在不遠(yuǎn)的將來，會進(jìn)一步降低到1.5V，乃至1.2V以下。這給模擬電路，特別是對電源電壓敏感的電路，例如電荷泵電路的設(shè)計帶來了巨大的挑戰(zhàn)。在很多使用電荷泵的系統(tǒng)中不得不采用雙電源供電的模式來解決上述矛盾，然而雙電源供電使得芯片的電源系統(tǒng)更加復(fù)雜，電源網(wǎng)絡(luò)設(shè)計，器件隔離以及ESD(靜電放電)保護(hù)設(shè)計難度加大。因此設(shè)計一個可以在芯片核心電壓下穩(wěn)定可靠工作的電荷泵電路，對于目前的SoC設(shè)計有十分重要的現(xiàn)實意義。

【發(fā)明內(nèi)容】

[0003]本發(fā)明要解決的技術(shù)問題是提供一種用于低電源電壓條件下的電壓自舉電荷泵電路，能夠在低供電電壓下向外提供穩(wěn)定的輸出高壓。
[0004]為解決上述技術(shù)問題，本發(fā)明的用于低電源電壓條件下的電壓自舉電荷泵電路，由多級電路級聯(lián)組成，每一級電路包括一電壓自舉電路和一電荷泵單元；由時鐘驅(qū)動的所述電壓自舉電路在低電源電壓下，將有效時鐘電壓升高到2倍電源電壓，用以作為實際的時鐘電壓供所述電荷泵單元使用。
[0005]本發(fā)明針對電源電壓下降導(dǎo)致電荷轉(zhuǎn)移效率急劇下降的事實，通過電壓自舉電路提高時鐘電平，將電荷泵的時鐘電壓倍增，抵消電源電壓降低引起的電荷轉(zhuǎn)移效率下降，電荷轉(zhuǎn)移效率得以恢復(fù)乃至提高，使得電荷泵在低電壓下仍能高效率的提供高壓輸出驅(qū)動(即提供穩(wěn)定的輸出高壓)。
【附圖說明】
[0006]下面結(jié)合附圖與【具體實施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明:
[0007]圖1是電壓自舉電路原理圖；
[0008]圖2是帶電壓自舉的電荷泵單元原理圖。
【具體實施方式】
[0009]所述用于低電源電壓條件下的電壓自舉電荷泵電路，由多級電路級聯(lián)組成，每一級電路包括一電壓自舉電路和一電荷泵單元。由時鐘驅(qū)動的所述電壓自舉電路將較低的電源電壓倍增，用以作為實際的時鐘電壓供所述電荷泵單元使用。所述低電源電壓是指小于等于1.8V。
[0010]每級電荷泵單元使用NMOS晶體管和PMOS晶體管串聯(lián)結(jié)構(gòu)，這種結(jié)構(gòu)在最大程度上減小了反向漏電造成的電荷轉(zhuǎn)移損失，大大提高了電荷傳遞效率。
[0011]結(jié)合圖1所示，所述電壓自舉電路由兩條并行的通路組成，其中，一條通路由NMOS晶體管ΜΝ0、麗1，PM0S晶體管MPl及兩只電容C0、C1構(gòu)成，另一條通路由NMOS晶體管麗2、麗3，PMOS晶體管MP2及兩只電容C2、C3構(gòu)成；
[0012]NMOS晶體管MNO的源極接電源電壓Vdd ;其漏極與電容CO的一端和PMOS晶體管MPl的源極相連接，該連接的節(jié)點記為A ;電容CO的另一端記為CKO端；NM0S晶體管麗I的源極接地，其漏極與電容Cl的一端和PMOS晶體管MPl的漏極相連接，該連接的節(jié)點記為B ；電容Cl的另一端記為CK0，端；NM0S晶體管麗I的柵極與PMOS晶體管MPl的柵極相連接，記為CKl端。
[0013]NMOS晶體管麗2的源極接電源電壓Vdd ;其漏極與電容C2的一端和PMOS晶體管MP2的源極相連接，該連接的節(jié)點記為C ;電容C2的另一端所述CKl端相連接；NM0S晶體管麗3的源極接地，其漏極與電容C3的一端和PMOS晶體管MP2的漏極相連接，該連接的節(jié)點記為B，；電容C3的另一端記為CKl，端；NM0S晶體管麗3的柵極與PMOS晶體管MP2的柵極相連接，并與所述CKO端相連接。
[0014]NMOS晶體管MNO的柵極與所述C端相連接，NMOS晶體管MN2柵極的與所述A端相連接。
[0015]所述并行的兩條通路的驅(qū)動時鐘相位相差180度，并且各自通路上的電容節(jié)點(參見圖1中的A點和C點，CKO，端和CKl，端)同時為對方提供柵電壓，兩條通路的電荷轉(zhuǎn)移過程交替進(jìn)行，保證了在任意的時鐘半周期內(nèi)均有充電電流提供給電荷泵單元輸出，這樣可以有效減小輸出電壓的波動。
[0016]所述電壓自舉電路，具體的工作過程如下:
[0017]在TO時刻，CKO端為低電平，A點預(yù)充至Vdd，CKO,端電位預(yù)充至VO (V0表示任意的某一個初始電平);CK1端為高電平，B點預(yù)充至O電位。
[0018]T/2時間后，CKO端為高電平，A點電位被耦合至2Vdd ;同時CKl端為低電平，PMOS晶體管MPl導(dǎo)通，B點隨A點共同升高，CK0’端電位理論上可以耦合至2*Vdd+V0。其中，
表TK乘號。
[0019]實際等效的時鐘電平為(2*Vdd+V0) -VO = 2Vdd,實現(xiàn)了電壓倍增。
[0020]圖2是所述用于低電源電壓條件下的電壓自舉電荷泵電路中的一級電路，其中，電荷泵單元由NMOS晶體管MN4和PMOS晶體管MP3，NMOS晶體管MN5和PMOS晶體管MP4組成。圖中的點劃線，表示前后還有若干相同的電路單元相連接。
[0021 ] NMOS晶體管MN4和PMOS晶體管MP3相串聯(lián)，NMOS晶體管MN5和PMOS晶體管MP4相串聯(lián)。NMOS晶體管MN4的漏極和PMOS晶體管MP3的漏極與所述CK0’端相連接，NMOS晶體管MN4的柵極和PMOS晶體管MP3的柵極與所述CK1’端相連接。NMOS晶體管MN5的漏極和PMOS晶體管MP4的漏極與所述CK1’端相連接，NMOS晶體管MN5的柵極和PMOS晶體管MP4的柵極與所述CKO ’端相連接。
[0022]具體的工作過程如下:
[0023]在TO時刻，CKO端為低電平，CKl端為高電平，CK1’端被充至高電位，將NMOS晶體管MN4打開，前級電荷經(jīng)NMOS晶體管MN4充至CK0’端的電平。
[0024]T/2時間后，CKO端為高電平，同時CKl端為低電平，CK0’端電平升高的同時，CK1’端電平降低，CK0’端電荷經(jīng)由PMOS晶體管MP3轉(zhuǎn)移至下級。
[0025]下半部分電路與上半部分工作原理完全相同，兩部分交替工作，在時鐘的正負(fù)周期均穩(wěn)定的提供輸出驅(qū)動。
[0026]雖然本發(fā)明利用具體的實施例進(jìn)行說明，但是對實施例的說明并不限制本發(fā)明的范圍。本領(lǐng)域內(nèi)的熟練技術(shù)人員通過參考本發(fā)明的說明，在不背離本發(fā)明的精神和范圍的情況下，容易進(jìn)行各種修改或者可以對實施例進(jìn)行組合。
【主權(quán)項】
1.一種用于低電源電壓條件下的電壓自舉電荷泵電路，其特征在于:由多級電路級聯(lián)組成，每一級電路包括一電壓自舉電路和一電荷泵單元；由時鐘驅(qū)動的所述電壓自舉電路在低電源電壓下，將有效時鐘電壓升高到2倍電源電壓，用以作為實際的時鐘電壓供所述電荷泵單元使用。2.如權(quán)利要求1所述的電荷泵電路，其特征在于:每級電荷泵單元使用NMOS晶體管和PMOS晶體管串聯(lián)結(jié)構(gòu)。3.如權(quán)利要求1所述的電荷泵電路，其特征在于:所述電壓自舉電路由兩條并行的通路組成，并行的兩條通路的驅(qū)動時鐘相位相差180度，并且各自通路上的電容節(jié)點同時為對方提供柵電壓，兩條通路的電荷轉(zhuǎn)移過程交替進(jìn)行，保證在任意的時鐘半周期內(nèi)均有充電電流提供給電荷泵單元輸出。4.如權(quán)利要求3所述的電荷泵電路，其特征在于:所述電壓自舉電路的一條通路由第一NMOS晶體管(MNO)、第二 NMOS晶體管(MNl)，第一 PMOS晶體管(MPl)及第一電容(CO)和第二電容(Cl)構(gòu)成，另一條通路由第三NMOS晶體管(MN2)、第四NMOS晶體管(MN3)，第二PMOS晶體管(MP2)及第三電容(C2)和第四電容(C3)構(gòu)成； 第一NMOS晶體管(MNO)的源極接電源電壓Vdd ;其漏極與第一電容(CO)的一端和第一PMOS晶體管(MPl)的源極相連接，該連接的節(jié)點記為A ;第一電容(CO)的另一端記為CKO端；第二 NMOS晶體管(MNl)的源極接地，其漏極與第二電容(Cl)的一端和第一 PMOS晶體管(MPl)的漏極相連接；第二電容(Cl)的另一端記為CK0’端；第二 NMOS晶體管(MNl)的柵極與第一 PMOS晶體管(MPl)的柵極相連接，記為CKl端； 第三NMOS晶體管(MN2)的源極接電源電壓Vdd ;其漏極與第三電容(C2)的一端和第二 PMOS晶體管(MP2)的源極相連接，該連接的節(jié)點記為C ;第三電容(C2)的另一端所述CKl端相連接；第四NMOS晶體管(MN3)的源極接地，其漏極與第四電容(C3)的一端和第二PMOS晶體管(MP2)的漏極相連接；第四電容(C3)的另一端記為CK1’端；第四NMOS晶體管(MN3)的柵極與第二 PMOS晶體管MP2的柵極相連接，并與所述CKO端相連接； 第一 NMOS晶體管(MNO)的柵極與所述C端相連接，第三NMOS晶體管(MN2)的柵極與所述A端相連接。5.如權(quán)利要求4所述的電荷泵電路，其特征在于:所述電荷泵單元由第五NMOS晶體管(MN4)和第三PMOS晶體管(MP3)，第六NMOS晶體管(MN5)和第四PMOS晶體管(MP4)組成；第五NMOS晶體管(MN4)和第三PMOS晶體管(MP3)相串聯(lián)，第六NMOS晶體管(MN5)和第四PMOS晶體管(MP4)相串聯(lián)； 第五NMOS晶體管(MN4)的漏極和第三PMOS晶體管(MP3)的漏極與所述CK0’端相連接，第五NMOS晶體管(MN4)的柵極和第三PMOS晶體管(MP3)的柵極與所述CK1’端相連接；第六NMOS晶體管(MN5)的漏極和第四PMOS晶體管(MP4)的漏極與所述CK1’端相連接，第六NMOS晶體管(MN5)的柵極和第四PMOS晶體管(MP4)的柵極與所述CKO ’端相連接。
【專利摘要】本發(fā)明公開了一種用于低電源電壓條件下的電壓自舉電荷泵電路。該電路由若干級電壓自舉電路及電荷泵單元級聯(lián)而成，在低電源電壓下通過自舉電路，將有效時鐘電壓升高到2倍電源電壓，從而抵消了電源電壓下降帶來的電荷轉(zhuǎn)移效率降低，保證了在低電壓下電荷泵仍能維持較高的工作效率。
【IPC分類】H02M3/07
【公開號】CN105634267
【申請?zhí)枴緾N201410625197
【發(fā)明人】夏天
【申請人】上海華虹集成電路有限責(zé)任公司
【公開日】2016年6月1日
【申請日】2014年11月7日