本申請涉及集成電路設(shè)計，特別涉及一種基于雙路徑相位選擇插值器的四分之一速率時鐘恢復電路。

背景技術(shù)：

1、數(shù)據(jù)時鐘恢復電路(clockdatarecovery，cdr)作為高速串行通信數(shù)據(jù)傳輸中常用模塊，是保障serdes接收端恢復出高質(zhì)量數(shù)據(jù)信號的關(guān)鍵,同時也是制約serdes電路數(shù)據(jù)傳輸?shù)淖罡哳l率的核心模塊之一。

2、傳統(tǒng)的基于相位選擇/插值電路數(shù)據(jù)時鐘恢復電路通過聯(lián)合pll或者dll時鐘電路/鑒相器和低通濾波器進行多相時鐘的相位時鐘插值和鎖定。然而這種結(jié)構(gòu)先鎖定頻率再鎖定相位的工作模式存在一定鎖定穩(wěn)定性風險，鎖定時鐘頻率越高，其失鎖的概率也越大，從而制約了整體系統(tǒng)的穩(wěn)定性。

3、基于雙路徑的數(shù)據(jù)時鐘恢復電路在傳統(tǒng)相位選擇插值環(huán)路基礎(chǔ)上，額外引入一個基于dll/pfd/cp的環(huán)路，在實現(xiàn)時鐘的快速鎖定的同時還提高系統(tǒng)的穩(wěn)定性。

技術(shù)實現(xiàn)思路

1、本申請?zhí)峁┝艘环N基于雙路徑相位選擇插值器的四分之一速率時鐘恢復電路，可用于解決傳統(tǒng)單環(huán)路存在的鎖定穩(wěn)定性問題。

2、本申請?zhí)峁┮环N基于雙路徑相位選擇插值器的四分之一速率時鐘恢復電路，時鐘恢復電路包括：

3、輸入數(shù)據(jù)均衡器模塊、多相時鐘采樣比較器、數(shù)字濾波器、相位選擇/插值電路以及基于dll的時鐘系統(tǒng)；

4、時鐘恢復電路輸入高速信號經(jīng)均衡器進行均衡后再進入8位的多相時鐘采樣比較器進行采樣得到采樣信號；

5、數(shù)字濾波器接收采樣信號并輸出一個7位的控制信號至相位選擇/插值電路進行時鐘相位調(diào)節(jié)；調(diào)整后的時鐘作為輸入時鐘被送至時鐘系統(tǒng)，時鐘系統(tǒng)內(nèi)含鑒相器和電荷泵；

6、時鐘系統(tǒng)通過不斷調(diào)節(jié)送至多相時鐘采樣比較器的多相采樣時鐘相位，形成負反饋環(huán)路，最終實現(xiàn)時鐘鎖定和采樣時鐘恢復。

7、進一步地，多相時鐘采樣比較器包括8個同樣的比較器單元，每個比較器單元均對均衡器輸出的高速數(shù)據(jù)vp以及vn進行采樣，高速數(shù)據(jù)vp、vn為n?gbp/s；

8、每個比較器單元與不同相位的采樣時鐘相接，采樣時鐘頻率為高速數(shù)據(jù)vp、vn的1/4倍，8個多相時鐘相位差依次為45°；

9、多相時鐘采樣比較器輸出信號q<7:0>相對于高速輸入而言，被分為4組，對高速信號進行1：4的串并轉(zhuǎn)換；

10、多相時鐘采樣比較器輸出信號q<7:0>每位的數(shù)據(jù)率為1/4倍即0.25n?gbp/s；

11、其中q<0>、q<1>為第一組；q<2>、q<3>為第二組；q<4>、q<5>為第三組；q<6>、q<7>為第四組，這4組數(shù)據(jù)均包含高速信號的數(shù)據(jù)信息和數(shù)據(jù)邊沿信息；

12、正常時鐘恢復鎖定的情況下，時鐘系統(tǒng)的輸出信號，即單位比較器采樣時鐘clk<0>、clk<2>、clk<4>和clk<6>采樣時鐘的正沿位于vp和vn數(shù)據(jù)的中間。

13、進一步地，數(shù)字濾波器包括兩階累加環(huán)路的數(shù)字濾波器，通過舍棄累加器中的低位實現(xiàn)低通特性；

14、數(shù)字濾波器通過對前級采樣提供的采樣比較器輸出信號q<7:0>進行分組判別，輸出7位相位選擇/插值調(diào)節(jié)信號qs<6:0>，其中低三位為相位時鐘選擇使能信號，高4位為相位插值時鐘權(quán)重調(diào)節(jié)信號；

15、在cdr時鐘鎖定時，數(shù)字濾波器輸出的qs<6:0>碼字為固定碼字，否則一直處于動態(tài)變化過程，不斷的調(diào)節(jié)后級相位選擇/插值模塊的輸出時鐘相位。

16、進一步地，相位選擇/插值電路采用cml電流舵結(jié)構(gòu)對16個基本相位選擇/插值單元差分單元進行電流疊加實現(xiàn)；

17、每個基本插值單元與外部pll提供的8相時鐘clkin<7:0>進行相連，數(shù)字濾波器輸出的相位選擇/插值調(diào)節(jié)信號qs<6:0>經(jīng)過多個譯碼器分別形成相位插值基本單元的選擇使能和加權(quán)信號對cdr輸出時鐘相位調(diào)節(jié)；

18、輸出時鐘信號頻率與輸入時鐘clkin頻率一致，均為高速數(shù)據(jù)輸入頻率的二分之一，即0.5n?ghz。

19、進一步地，相位選擇/插值電路包括16個基本插值單元；其中一個為插值偏差補償單元，插值控制位一邊始終導通，插值偏差補償單元的插值控制信號一邊始終導通，以彌補整個相位選擇/插值的誤差；其它15個相位選擇/插值電路正常工作時，每次至少有兩個相位選擇/插值電路單元導通，即至少有兩種不同相位的時鐘信號進行權(quán)重加權(quán)，生成新的時鐘。

20、進一步地，時鐘系統(tǒng)包括多個延時反相器結(jié)構(gòu)的壓控dll電路、鑒頻鑒相器、電荷泵以及分頻器；

21、壓控dll電路輸入時鐘為相位選擇/插值電路提供的時鐘進行分頻得到；

22、時鐘系統(tǒng)環(huán)路將dll延遲鏈中的3個時鐘信號分別作為鑒頻鑒相器pfd的參考時鐘、反饋時鐘和控制信號，用于鑒頻鑒相器pfd進行時鐘判別，鑒頻鑒相器pfd輸出up和down信號調(diào)節(jié)電荷泵電路的vi信號實現(xiàn)對dll中單元延遲反相器的相位延遲調(diào)節(jié)直至鎖定，從而實現(xiàn)整個時鐘恢復電路的閉環(huán)反饋調(diào)節(jié)。

23、進一步地，時鐘系統(tǒng)中包含的分頻器為一個二分頻電路，用于對相位選擇/插值電路提供的clk信號進行分頻生成壓控dll電路的輸入時鐘，時鐘頻率為高速數(shù)據(jù)頻率的四分之一，即0.25n?ghz。

24、進一步地，時鐘系統(tǒng)輸出至多相時鐘采樣比較器的clk<7:0>信號由延遲鏈dll提供，且多相時鐘相鄰時鐘的相位差為45°。

25、本發(fā)明一方面通過采用相位選擇/插值器結(jié)構(gòu)實現(xiàn)相位參考時鐘的精確調(diào)節(jié)；另一方面通過額外引入一條基于dll延時鏈鎖定環(huán)路，提高系統(tǒng)鎖定的穩(wěn)定性，彌補由多相采樣電路比較器、數(shù)字濾波器和相位選擇/插值電路組成的反饋單環(huán)路失鎖問題。同時本發(fā)明采用的雙路徑數(shù)據(jù)時鐘恢復電路結(jié)構(gòu)中數(shù)字濾波器和dll延時鏈采用數(shù)字電路進行設(shè)計，減少了時鐘受工藝、溫度、噪聲引起的影響，提高了系統(tǒng)的抗干擾能力。

技術(shù)特征：

1.一種基于雙路徑相位選擇插值器的四分之一速率時鐘恢復電路，其特征在于，所述時鐘恢復電路包括：

2.根據(jù)權(quán)利要求1所述的時鐘恢復電路，其特征在于，多相時鐘采樣比較器包括8個同樣的比較器單元，每個比較器單元均對均衡器輸出的高速數(shù)據(jù)vp以及vn進行采樣，高速數(shù)據(jù)vp、vn為n?gbp/s；

3.根據(jù)權(quán)利要求1所述的時鐘恢復電路，其特征在于，數(shù)字濾波器包括兩階累加環(huán)路的數(shù)字濾波器，通過舍棄累加器中的低位實現(xiàn)低通特性；

4.根據(jù)權(quán)利要求1所述的時鐘恢復電路，其特征在于，相位選擇/插值電路采用cml電流舵結(jié)構(gòu)對16個基本相位選擇/插值單元差分單元進行電流疊加實現(xiàn)；

5.根據(jù)權(quán)利要求4所述的時鐘恢復電路，其特征在于，相位選擇/插值電路包括16個基本插值單元；其中一個為插值偏差補償單元，插值偏差補償單元的插值控制信號一邊始終導通，以彌補整個相位選擇/插值的誤差；其它15個相位選擇/插值電路正常工作時，每次至少有兩個相位選擇/插值電路單元導通，即至少有兩種不同相位的時鐘信號進行權(quán)重加權(quán)，生成新的時鐘。

6.根據(jù)權(quán)利要求4所述的時鐘恢復電路，其特征在于，時鐘系統(tǒng)包括多個延時反相器結(jié)構(gòu)的壓控dll電路、分頻器、鑒頻鑒相器和電荷泵；

7.根據(jù)權(quán)利要求6所述的時鐘恢復電路，其特征在于，時鐘系統(tǒng)中包含的分頻器為一個二分頻電路，用于對相位選擇/插值電路提供的clk信號進行分頻生成壓控dll電路的輸入時鐘，時鐘頻率為高速數(shù)據(jù)頻率的四分之一，即0.25n?ghz。

8.根據(jù)權(quán)利要求6所述的時鐘恢復電路，其特征在于，時鐘系統(tǒng)輸出至多相時鐘采樣比較器的clk<7:0>信號由延遲鏈dll提供，且多相時鐘相鄰時鐘的相位差為45°。

技術(shù)總結(jié)
本申請?zhí)峁┮环N基于雙路徑相位選擇插值器的四分之一速率時鐘恢復電路，屬于高速集成電路領(lǐng)域，包括輸入信號均衡器、多相采樣時鐘比較器、數(shù)字濾波器、相位選擇/插值電路以及時鐘鎖定環(huán)路等多個電路模塊。相較于傳統(tǒng)基于全速率的相位選擇/插值電路，本發(fā)明描述的數(shù)據(jù)時鐘恢復電路時鐘工作的最高頻率為高速信號速率的一半，且實際使用的采樣恢復時鐘為高速信號頻率的四分之一，有效降低了時鐘系統(tǒng)的設(shè)計難度。同時通過額外引入一條基于DLL延時鏈鎖定環(huán)路，提高系統(tǒng)鎖定的穩(wěn)定性，彌補由多相采樣電路比較器、數(shù)字濾波器和相位選擇/插值電路組成的反饋單環(huán)路失鎖問題，有效的提供系統(tǒng)的穩(wěn)定性。

技術(shù)研發(fā)人員：張黎,郭建剛,方震,周威
受保護的技術(shù)使用者：中國電子科技集團公司第五十八研究所
技術(shù)研發(fā)日：
技術(shù)公布日：2024/11/4