3dic互連裝置和方法
【專利摘要】本發(fā)明提供了一種互連裝置及其形成方法。將兩個(gè)襯底（諸如晶圓、管芯、或晶圓和管芯）接合在一起。使用第一掩模形成部分地延伸至形成在第一晶圓上的互連件的第一開口。形成介電襯層，然后使用相同的掩模實(shí)施另一個(gè)蝕刻工藝。繼續(xù)蝕刻工藝以暴露出形成在第一襯底和第二襯底上的互連件。用導(dǎo)電材料填充開口以形成導(dǎo)電插塞。本發(fā)明還公開了3DIC互連裝置和方法。
【專利說(shuō)明】3DIC互連裝置和方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體【技術(shù)領(lǐng)域】，更具體地，涉及3DIC互連裝置和方法。

【背景技術(shù)】
[0002] 由于各種電子部件(例如，晶體管、二極管、電阻器、電容器等）的集成度的不斷提 高，因此半導(dǎo)體產(chǎn)業(yè)經(jīng)歷了快速發(fā)展。在大多數(shù)情況下，集成度的提高來(lái)自于最小部件尺寸 (例如，將半導(dǎo)體工藝節(jié)點(diǎn)朝著亞20nm節(jié)點(diǎn)縮減）的不斷變小，這使得更多的部件被集成在 給定區(qū)域內(nèi)。近年來(lái)，隨著對(duì)微型化、更高速度、更大帶寬以及更低功耗和延遲的需求的不 斷提高，已經(jīng)產(chǎn)生了對(duì)半導(dǎo)體管芯的更小和更具創(chuàng)造性的封裝技術(shù)的需要。
[0003] 由于半導(dǎo)體技術(shù)的進(jìn)一步發(fā)展，因此堆疊式半導(dǎo)體器件(例如，3D集成電路 (3DIC))作為有效替代物已出現(xiàn)從而進(jìn)一步降低半導(dǎo)體器件的物理尺寸。在堆疊式半導(dǎo)體 器件中，在不同的半導(dǎo)體晶圓上制造諸如邏輯電路、存儲(chǔ)器電路、處理器電路等有源電路。 兩個(gè)或多個(gè)半導(dǎo)體晶圓可安裝在另一個(gè)晶圓的頂部，以進(jìn)一步降低半導(dǎo)體器件的形狀因 數(shù)。
[0004] 通過(guò)合適的接合技術(shù)可將兩個(gè)半導(dǎo)體晶圓接合在一起。常用的接合技術(shù)包括直接 接合、化學(xué)活化接合、等離子體活化接合、陽(yáng)極接合、共晶接合、玻璃熔塊接合、粘合接合、熱 壓縮接合、反應(yīng)接合等?？稍诙询B式半導(dǎo)體晶圓之間提供電連接。堆疊式半導(dǎo)體器件可提 供更高的密度和更小的形狀因數(shù)，并且能夠增強(qiáng)性能和降低功耗。


【發(fā)明內(nèi)容】

[0005] 為了解決現(xiàn)有技術(shù)中所存在的問(wèn)題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種裝置，包 括：
[0006] 第一半導(dǎo)體芯片，包括第一襯底、多個(gè)第一金屬間介電層、和形成在所述第一襯底 上方的所述第一金屬間介電層中的多條第一金屬線；
[0007] 第二半導(dǎo)體芯片，具有接合至所述第一半導(dǎo)體芯片的第一表面的表面，其中，所述 第二半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層、和形成在所述第二襯底上方的所 述第二金屬間介電層中的多條第二金屬線；以及
[0008] 導(dǎo)電插塞，從所述第一半導(dǎo)體芯片的第二表面延伸穿過(guò)所述第一半導(dǎo)體芯片，并 到達(dá)所述第二半導(dǎo)體芯片中的所述多條第二金屬線中的一條，所述導(dǎo)電插塞具有從所述第 一半導(dǎo)體芯片的第二表面至所述第一半導(dǎo)體芯片中的所述多條金屬線中的一條的連續(xù)垂 直側(cè)壁。
[0009] 在可選實(shí)施例中，所述導(dǎo)電插塞在所述第一半導(dǎo)體芯片中的多條金屬線中的兩條 金屬線之間延伸。
[0010] 在可選實(shí)施例中，所述裝置還包括：位于所述導(dǎo)電插塞和所述多個(gè)第一金屬間介 電層中的一個(gè)或多個(gè)之間的介電襯層。
[0011] 在可選實(shí)施例中，所述介電襯層未延伸至所述第一半導(dǎo)體芯片中的多條金屬線中 的一條。
[0012] 在可選實(shí)施例中，所述導(dǎo)電插塞將所述第一半導(dǎo)體芯片中的多條金屬線中的一條 電連接至所述第二半導(dǎo)體芯片中的多條第二金屬線中的一條。
[0013] 在可選實(shí)施例中，所述第一半導(dǎo)體芯片中的多條金屬線中的一條具有凹槽。
[0014] 在可選實(shí)施例中，所述導(dǎo)電插塞的寬度為1. 3μm。
[0015] 根據(jù)本發(fā)明的另一個(gè)方面，還提供了一種方法，包括：
[0016] 將第一半導(dǎo)體芯片的第一表面接合至第二半導(dǎo)體芯片的表面；
[0017] 形成第一開口，所述第一開口從所述第一半導(dǎo)體芯片的第二表面部分延伸至所述 第一半導(dǎo)體芯片中的導(dǎo)電部件；
[0018] 在所述第一開口中形成襯層；
[0019] 形成第二開口，所述第二開口從所述第一開口的底部延伸至所述第二半導(dǎo)體芯片 中的導(dǎo)電部件，所述第二開口暴露出所述第一半導(dǎo)體芯片的導(dǎo)電部件的至少一部分；以及
[0020] 在所述第一開口和所述第二開口中形成導(dǎo)電材料。
[0021] 在可選實(shí)施例中，形成所述第一開口包括定時(shí)蝕刻工藝。
[0022] 在可選實(shí)施例中，所述第二開口在所述第一半導(dǎo)體芯片中的導(dǎo)電部件之間延伸， 并且，形成所述第二開口暴露出所述第一半導(dǎo)體芯片中的導(dǎo)電部件。
[0023] 在可選實(shí)施例中，所述方法還包括：對(duì)所述第一半導(dǎo)體芯片中的導(dǎo)電部件開凹槽。
[0024] 在可選實(shí)施例中，所述方法還包括：在所述導(dǎo)電材料上方形成介電覆蓋層。
[0025] 在可選實(shí)施例中，形成所述導(dǎo)電材料包括：在介電襯層上方形成所述導(dǎo)電材料，所 述介電襯層未延伸至所述第一半導(dǎo)體芯片中的導(dǎo)電部件。
[0026] 根據(jù)本發(fā)明的又一方面，還提供了一種方法，包括：
[0027] 提供第一襯底，所述第一襯底具有上覆的一個(gè)或多個(gè)第一介電層和位于所述一個(gè) 或多個(gè)第一介電層中的第一導(dǎo)電互連件；
[0028] 提供第二襯底，所述第二襯底具有上覆的一個(gè)或多個(gè)第二介電層和位于所述一個(gè) 或多個(gè)第二介電層中的第二導(dǎo)電互連件；
[0029] 接合所述第一襯底和所述第二襯底，使所述第一介電層和所述第二介電層相對(duì)；
[0030] 形成第一開口，所述第一開口延伸穿過(guò)所述第一襯底并且部分地延伸穿過(guò)所述第 一介電層，所述第一開口未延伸至所述第一導(dǎo)電互連件；
[0031] 形成第二開口，所述第二開口從所述第一開口的底部延伸至所述第二導(dǎo)電互連 件，所述第二開口暴露出所述第一導(dǎo)電互連件的一部分和所述第二導(dǎo)電互連件的一部分； 以及
[0032] 在所述第一開口和所述第二開口中形成導(dǎo)電插塞。
[0033] 在可選實(shí)施例中，在形成所述第二開口期間，將所述第一導(dǎo)電互連件用作掩模。
[0034] 在可選實(shí)施例中，形成所述第二開口包括在所述第一導(dǎo)電互連件中形成凹槽。
[0035] 在可選實(shí)施例中，所述第一開口的寬度為1.3μm。
[0036] 在可選實(shí)施例中，所述方法還包括：在形成所述第一開口之后和在形成所述第二 開口之前，在所述第一開口中形成介電襯層。
[0037] 在可選實(shí)施例中，形成所述導(dǎo)電插塞包括：在所述介電襯層上方形成導(dǎo)電材料。
[0038] 在可選實(shí)施例中，所述方法還包括：在所述導(dǎo)電材料上方形成介電覆蓋層。

【專利附圖】

【附圖說(shuō)明】
[0039] 為了更全面地理解實(shí)施例及其優(yōu)勢(shì)，現(xiàn)將結(jié)合附圖所進(jìn)行的描述作為參考，其 中：
[0040] 圖1至圖7是根據(jù)一個(gè)實(shí)施例的在制造互連件期間的各種工藝步驟的截面圖；以 及
[0041] 圖8是示出根據(jù)一個(gè)實(shí)施例的形成互連件的方法的流程圖。
[0042] 除非另有說(shuō)明，否則不同圖中的相應(yīng)標(biāo)號(hào)和字符通常表示相應(yīng)的部件。繪制附圖 以清楚地說(shuō)明各種實(shí)施例的相關(guān)方面并且不必按比例繪制。

【具體實(shí)施方式】
[0043] 下面詳細(xì)討論本發(fā)明各實(shí)施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多 可以在各種具體環(huán)境中實(shí)現(xiàn)的可應(yīng)用的概念。所論述的具體實(shí)施例僅僅示出了制造和使用 本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。
[0044] 將結(jié)合具體環(huán)境中的實(shí)施例來(lái)描述本發(fā)明，即，形成用于堆疊式半導(dǎo)體器件的互 連結(jié)構(gòu)的方法。但是，其他實(shí)施例可應(yīng)用于各種半導(dǎo)體器件中。在下文中，參考附圖來(lái)詳細(xì) 描述各個(gè)實(shí)施例。
[0045] 首先參考圖1，根據(jù)不同的實(shí)施例，在進(jìn)行接合工藝之前，示出第一晶圓100和第 二晶圓200。在一個(gè)實(shí)施例中，第二晶圓200和第一晶圓100具有相似的部件，并且為了下 面的論述，第二晶圓200的形式為"2xx"的參考標(biāo)號(hào)的部件與第一晶圓100的形式為"lxx" 的參考標(biāo)號(hào)的部件相似，"XX"對(duì)第一襯底102和第二襯底202來(lái)說(shuō)是相同標(biāo)號(hào)。第一晶圓 100和第二晶圓200的各種元件分別表示為"第一〈元件>lxx"和"第二〈元件>2xx"。
[0046] 在一個(gè)實(shí)施例中，第一晶圓100包括第一襯底102,具有形成在其上的第一電路 (由第一電路104整體示出）。第一襯底102可包括例如摻雜或非摻雜的塊狀硅、或絕緣體 上半導(dǎo)體（SOI)襯底的有源層。通常，SOI襯底包括形成在絕緣層上的半導(dǎo)體材料(諸如硅） 層。例如，絕緣層可以是埋氧層（BOX)或氧化硅層。在襯底(通常為硅或玻璃襯底）上提供 絕緣層。也可使用其他襯底，諸如多層或梯度襯底。
[0047] 在第一襯底102上形成的第一電路104可以是適用于特定應(yīng)用的任何類型的電 路。在一個(gè)實(shí)施例中，電路包括形成在襯底上的電器件，并且一個(gè)或多個(gè)介電層覆蓋電器 件?？稍诮殡妼又g形成金屬層，以在電器件之間路由電信號(hào)。也可在一個(gè)或多個(gè)介電層 中形成電器件。
[0048] 例如，第一電路104可包括各種互連的N型金屬氧化物半導(dǎo)體（NMOS)和/或P型 金屬氧化物半導(dǎo)體（PMOS)器件(諸如晶體管、電容器、電阻器、二極管、光電二極管、熔絲等） 以實(shí)施一種或多種功能。這些功能可包括存儲(chǔ)結(jié)構(gòu)、處理結(jié)構(gòu)、傳感器、放大器、配電（power distribution)、輸入/輸出電路等。本領(lǐng)域普通技術(shù)人員應(yīng)該認(rèn)識(shí)到，提供上述實(shí)例以僅 用于說(shuō)明的目的，從而進(jìn)一步解釋本發(fā)明的應(yīng)用，并且不打算以任何方式限制本發(fā)明。在給 定應(yīng)用下，可適合地使用其他電路。
[0049] 如圖1所示，示出了第一層間介電（ILD)層106。例如，可以通過(guò)本領(lǐng)域已知的任 何合適的方法(諸如涂覆、化學(xué)汽相沉積（CVD)以及等離子體增強(qiáng)CVD(PECVD))，由低K介 電材料(諸如磷硅酸鹽玻璃（PSG)、硼磷硅酸鹽玻璃（BPSG)、氟化硅酸鹽玻璃（FSG)、SiOxCy、 旋涂玻璃、旋涂聚合物、碳化硅材料、它們的化合物、它們的復(fù)合材料、它們的組合等）形成 第一ILD層106。值得注意的是，第一ILD層106可包括多個(gè)介電層。
[0050] 穿過(guò)第一ILD層106形成第一接觸件108,以提供到第一電路104的電接觸。例 如，可通過(guò)使用光刻膠技術(shù)在第一ILD層106上沉積和圖案化光刻膠材料，以暴露出第一 ILD層106中將要成為第一接觸件108的部分，從而形成第一接觸件108。蝕刻工藝(諸如 各向異性干蝕刻工藝）可用于在第一ILD層106中生成開口。開口可以以擴(kuò)散阻擋層和/ 或粘合層(未示出）為內(nèi)襯并且用導(dǎo)電材料填充。擴(kuò)散阻擋層包括TaN、Ta、TiN、Ti、CoW等 的一層或多層，并且導(dǎo)電材料包括銅、鎢、鋁、銀、和它們的組合等，從而形成如圖1所示的 第一接觸件108。
[0051] 在第一ILD層106上方形成一個(gè)或多個(gè)第一金屬間介電（MD)層110和金屬化層 中的第一互連線112a-112d(共同被稱為第一互連線112)。通常，一個(gè)或多個(gè)第一MD層 110和相關(guān)聯(lián)的金屬化層用于使電路彼此互連且提供外部電連接?？赏ㄟ^(guò)PECVD技術(shù)或高 密度等離子體化學(xué)汽相沉積（HDPCVD)等，由低K介電材料(諸如氟硅酸鹽玻璃（FSG))形成 第一MD層110,并且第一MD層110可包括中間蝕刻停止層。在最上層中可形成外部接觸 件(未示出）。
[0052] 還應(yīng)當(dāng)注意的是，可在相鄰的介電層(諸如第一ILD層106和第一MD層110)之間 設(shè)置一個(gè)或多個(gè)蝕刻停止層(未示出）。通常，當(dāng)形成通孔和/或接觸件時(shí)，蝕刻停止層提供 了停止蝕刻工藝的機(jī)制。優(yōu)選地，由與鄰近層(例如，下面的第一襯底102、上面的第一ILD 層106和上面的第一MD層110)具有不同的蝕刻選擇性的介電材料形成蝕刻停止層。在 一個(gè)實(shí)施例中，可通過(guò)CVD或PECVD技術(shù)沉積SiN、SiCN、SiCO、CN、它們的組合等，來(lái)形成蝕 刻停止層。
[0053] 在一個(gè)實(shí)施例中，第一晶圓100是背照式傳感器（BIS)，并且第二晶圓200是邏輯 電路，諸如ASIC器件。在該實(shí)施例中，電路104包括光電有源區(qū)（photoactiveregion), 諸如通過(guò)將雜質(zhì)離子注入外延層中形成的光電二極管。此外，光電有源區(qū)可以是PN結(jié)光電 二極管、PNP光電晶體管、NPN光電晶體管等?？稍诠枰r底上方的外延層中形成BIS傳感器。
[0054] 第二晶圓200可包括邏輯電路、模擬-數(shù)字轉(zhuǎn)換器、數(shù)據(jù)處理電路、存儲(chǔ)電路、偏壓 電路、參考電路等。
[0055] 在一個(gè)實(shí)施例中，如圖1所示，第一晶圓100和第二晶圓200被布置為第一襯底 102和第二襯底202的器件側(cè)彼此相對(duì)。如以下更詳細(xì)的論述，形成從第一晶圓100的背面 (與器件側(cè)相對(duì)）延伸到第二晶圓200的第二互連線212的選擇部分的開口，使得也暴露出 第一晶圓100的第一互連線112的部分。隨后用導(dǎo)電材料填充開口，從而，在第一晶圓的背 面上形成到第一晶圓100和第二晶圓200的互連線的電接觸件。
[0056] 圖2示出了根據(jù)一個(gè)實(shí)施例的在接合之后并且在其上形成圖案化的掩模302之后 的第一晶圓100和第二晶圓200。如圖1所示，第一晶圓100將堆疊和接合在第二晶圓200 的頂部。例如，可使用直接接合工藝，諸如金屬-金屬接合(例如，銅-銅接合)、電介質(zhì)-電 介質(zhì)接合(例如，氧化物-氧化物接合)、金屬-電介質(zhì)接合(例如，氧化物-銅接合)、它們的 任何組合等，來(lái)接合第一晶圓100和第二晶圓200。
[0057] 應(yīng)該注意，可在晶圓級(jí)進(jìn)行接合，其中，第一晶圓100和第二晶圓200接合在一起， 然后分隔為單獨(dú)的管芯。可選地，接合可在管芯-管芯級(jí)或管芯-晶圓級(jí)進(jìn)行。
[0058] 第一晶圓100與第二晶圓200接合之后，可對(duì)第一晶圓100的背面應(yīng)用薄化工藝。 在第一襯底102是BIS傳感器的實(shí)施例中，薄化工藝用于使更多的光穿過(guò)第一襯底的背面 到達(dá)光電有源區(qū)而不會(huì)被襯底吸收。在外延層中制造BIS傳感器的實(shí)施例中，薄化第一晶 圓100的背面直至暴露出外延層。通過(guò)使用合適的技術(shù)，諸如研磨、拋光、SMARTCUT?. 工藝、LLTRAN?工藝、和/或化學(xué)蝕刻，來(lái)實(shí)施薄化工藝。
[0059] 在一個(gè)實(shí)施例中，圖案化掩模302是作為光刻工藝的一部分的已被掩蔽、曝光和 顯影的光刻膠掩模。通常，輻照（曝光）和顯影光刻膠材料以去除光刻膠材料的一部分。剩 余的光刻膠材料用來(lái)保護(hù)下面的材料免受后續(xù)工藝步驟(諸如蝕刻）的破壞。在圖2中，對(duì) 圖案化掩模302進(jìn)行圖案化，以限定后續(xù)工藝步驟中將要形成的接觸開口。
[0060] 圖2還示出了可選的抗反射涂（ARC)層304和一個(gè)或多個(gè)可選的硬掩模層（示出 了一個(gè)硬掩模層306)。ARC層304降低了在光刻工藝期間用于對(duì)圖案化掩模302進(jìn)行圖案 化的曝光的反射，其中，反射可導(dǎo)致圖案化中的不精確。可由氮化物材料(例如，氮化硅)、有 機(jī)材料(例如，碳化娃)、氧化物材料、高k介電質(zhì)等形成ARC層304?？墒褂弥T如CVD等的合 適的技術(shù)形成ARC層304。
[0061] 在一個(gè)實(shí)施例中，硬掩模層306是氮氧化硅（SiON)層。通常，在蝕刻工藝除了需要 圖案化的掩模302提供的掩蔽之外還需要掩蔽的實(shí)施例中，一個(gè)或多個(gè)硬掩模層可以是有 用的。在后續(xù)的圖案化第一襯底102和第一ILD層106/MD層110的蝕刻工藝中，雖然圖 案化掩模302的蝕刻速率可能不如第一襯底102和ILD層106/IMD層110的蝕刻速率高， 但是也會(huì)蝕刻圖案化掩模302。如果蝕刻工藝是使得蝕刻工藝完成之前圖案化掩模302被 耗盡，則可利用額外的硬掩模。選擇一層或多層硬掩模層的材料，從而使得硬掩模層比下面 的材料(諸如第一襯底102和ILD層106/IMD層110的材料)表現(xiàn)出更低的蝕刻速率。硬掩 模層306的厚度介于約1μm至約2μm的范圍內(nèi)。可使用其他硬掩模材料，諸如一層或多 層氮化硅、多晶硅、氧化物層、其他氮化物層等。雖然示出了單個(gè)硬掩模層306,但是在其他 實(shí)施例中可使用多個(gè)硬掩模層。
[0062] 圖3示出了根據(jù)不同實(shí)施例的通過(guò)第一蝕刻工藝形成第一開口310之后的第一晶 圓100和第二晶圓200。如圖3所示，第一開口310部分地延伸至第二晶圓200。如以下更 詳細(xì)的論述，第一晶圓100的第一互連線112a和112b電連接至第二晶圓200的第二互連 線212a。通常，將形成部分地延伸至第一互連線112a和112b的第一開口，也將形成穿過(guò)位 于第一互連線112a和112b之間的開口并到達(dá)第二晶圓200的第二互連線212a的第二開 口，從而形成從第一晶圓100的背面延伸至第二互連線212a的開口。
[0063] 因此，第一開口 310從第一晶圓100的表面(例如，這一實(shí)例中第一晶圓100的背 面）向著第一晶圓100的第一互連線112a和112b延伸。第一蝕刻工藝可使用一個(gè)或多個(gè) 蝕刻工藝穿過(guò)不同的層。例如，在由SiON形成硬掩模層306的實(shí)施例中，利用氟基蝕刻氣 體使用等離子體干蝕刻工藝可圖案化硬掩模層306。
[0064] 圖案化硬掩模層306之后，可圖案化第一襯底102和第一ILD層106/MD層110 以形成第一開口 310。在第一襯底102包括娃且第一ILD層106/IMD層110包括一層或多 層氧化硅的實(shí)施例中，例如，可使用例如HBr/02、HBr/Cl2/02、或SF6/C12等離子體來(lái)蝕刻第 一襯底102,并且使用在襯底102和第一ILD層106/MD層110之間具有高蝕刻選擇性的蝕 亥IJ劑(諸如C4F8*C5F8),通過(guò)各向異性干蝕刻工藝來(lái)圖案化ILD層106/IMD層110。在一 個(gè)實(shí)施例中，形成第一開口的蝕刻工藝是一個(gè)定時(shí)蝕刻工藝，其中在該定時(shí)蝕刻工藝中，選 擇實(shí)施蝕刻工藝的時(shí)間，從而實(shí)現(xiàn)期望的深度。
[0065]在實(shí)施例中，在不同的第一ILD層106/MD層110之間可形成蝕刻停止層。在這 些實(shí)施例中，可使用多個(gè)蝕刻工藝以提供在不同層的材料類型之間的充分的蝕刻選擇性。 [0066] 形成第一開口 310之后，如果存在剩余的光刻膠層，則可通過(guò)使用合適的光刻膠 剝離技術(shù)，諸如化學(xué)溶劑清洗、等離子體灰化、干剝離等來(lái)去除剩余的光刻膠層(例如，圖2 中的圖案化掩模302)。
[0067] 在一個(gè)實(shí)施例中，第一開口 310的寬度Wl介于約0. 5μπι至約3μπι的范圍內(nèi)，諸 如約1. 3μm。
[0068] 諸如這樣的寬度可實(shí)現(xiàn)比其他系統(tǒng)更小的互連件尺寸和更高的互連件密度，其 中，其他系統(tǒng)中使用延伸穿過(guò)半導(dǎo)體晶圓的一種尺寸的開口和延伸穿過(guò)介電層的另一種尺 寸的開口。此外，諸如本文論述的實(shí)施例允許使用單個(gè)掩模來(lái)形成接觸插塞，然而，其他系 統(tǒng)則使用多個(gè)掩模。
[0069]圖4示出了根據(jù)一個(gè)實(shí)施例的在第一開口 310中形成介電隔離層412之后的第一 晶圓100和第二晶圓200。如圖4所示，在第一開口 310的底部和側(cè)壁上方形成介電隔離層 412。此外，如圖4所示，介電隔離層412可延伸在半導(dǎo)體器件的頂面上方。
[0070] 可由不同的介電材料形成介電隔離層412。在一個(gè)實(shí)施例中，由氮化硅形成介電隔 離層412。可選地，介電隔離層412是二氧化硅層、摻雜的玻璃層(諸如硼硅酸鹽玻璃等)、氮 氧化硅層、聚酰胺層、低介電常數(shù)絕緣體等。此外，也可使用前述介電材料的組合形成介電 隔離層412。根據(jù)一些實(shí)施例，可使用合適的工藝(諸如濺射、氧化、CVD等）形成厚度介于 約0. 5μπι至約Ιμπι范圍內(nèi)的介電隔離層412。
[0071] 圖5示出了根據(jù)不同實(shí)施例的實(shí)施一個(gè)或多個(gè)額外蝕刻工藝之后的圖4所示的半 導(dǎo)體器件?？稍诎雽?dǎo)體器件上實(shí)施合適的蝕刻工藝，諸如干蝕刻、各向異性濕蝕刻、或任何 其他合適的各向異性蝕刻或圖案化工藝，以形成第二開口 514。
[0072]如圖5所示，第二開口514從第一開口310延伸至第一互連線112a和112b。在 一個(gè)實(shí)施例中，第一互連線112a和112b由合適的金屬材料(諸如銅)形成,其表現(xiàn)出與第一 MD層110不同的蝕刻速率(選擇性)。從而，第一互連線112a和112b用作用于第一MD層 110的蝕刻工藝的硬掩模層。可使用選擇性蝕刻工藝來(lái)快速地蝕刻第一MD層110,同時(shí)只 蝕刻第一互連線112a和112b的一部分。如圖5所示，可部分地蝕刻掉第一互連線112a和 112b的暴露部分，從而形成凹槽516。可以根據(jù)各種應(yīng)用和設(shè)計(jì)需要來(lái)改變凹槽516的深 度。
[0073] 如圖5所示，繼續(xù)進(jìn)行第二蝕刻工藝直到暴露出第二互連線212a，從而形成從第 一晶圓100的背面延伸至第二晶圓200的第二互連線212a的合并開口。
[0074] 圖6不出了根據(jù)不同實(shí)施例的在第一開口 310和第二開口 514內(nèi)形成的導(dǎo)電材 料。在一個(gè)實(shí)施例中，通過(guò)沉積一個(gè)或多個(gè)擴(kuò)散和/或阻擋層622以及沉積晶種層可形成 導(dǎo)電材料。例如，沿著第一開口 310和第二開口 514的側(cè)壁形成包括一層或多層Ta、TaN、 TiN、Ti、C〇W等的擴(kuò)散阻擋層。可由銅、鎳、金、它們的任何組合等形成晶種層(未示出）?？?通過(guò)合適的沉積工藝(諸如PVD、CVD等）形成擴(kuò)散阻擋層和晶種層。一旦在開口中沉積晶 種層，就使用例如電化學(xué)鍍工藝將導(dǎo)電材料(諸如鶴、鈦、錯(cuò)、銅、它們的任何組合等）填充在 第一開口 310和第二開口 514中，從而形成導(dǎo)電插塞620。
[0075] 圖6也示出了用導(dǎo)電材料填充第一開口 310和第二開口 514之后從硬掩模層306、 ARC304和導(dǎo)電插塞620去除過(guò)量的材料。可使用平坦化工藝，諸如化學(xué)機(jī)械拋光（CMP)工 藝、回蝕刻步驟等去除過(guò)量的材料。
[0076] 圖7示出了沿著第一晶圓100的背面形成介電覆蓋層750。介電覆蓋層750可包 括常用的介電材料，諸如氮化硅、氮氧化硅、碳氧化硅、碳化硅、它們的組合、和它們的多層。 可通過(guò)合適的沉積工藝(諸如濺射、CVD等）在半導(dǎo)體器件上方沉積介電覆蓋層750。
[0077] 如上述具有導(dǎo)電插塞的堆疊晶圓允許兩個(gè)半導(dǎo)體晶圓的有源電路通過(guò)單個(gè)導(dǎo)電 插塞(例如，導(dǎo)電插塞620)電連接在一起。單個(gè)導(dǎo)電插塞有助于進(jìn)一步減小形狀因數(shù)。此 夕卜，與通過(guò)多個(gè)導(dǎo)電插塞連接的堆疊式半導(dǎo)體器件相比，圖7所示的在兩個(gè)半導(dǎo)體晶圓之 間連接的單個(gè)導(dǎo)電插塞有助于降低功耗且防止寄生干擾。
[0078] 應(yīng)該注意，圖7示出了堆疊在一起的兩個(gè)半導(dǎo)體晶圓，本領(lǐng)域普通技術(shù)人員應(yīng)該 認(rèn)識(shí)到，圖7中示出的堆疊式半導(dǎo)體器件僅為一個(gè)實(shí)例。可以有許多替換、變化和更改。例 如，堆疊式半導(dǎo)體器件可容納兩個(gè)以上的半導(dǎo)體晶圓。
[0079] 圖8是根據(jù)一個(gè)實(shí)施例的示出形成堆疊芯片結(jié)構(gòu)的方法的流程圖。該方法開始于 步驟810,提供要被接合的襯底。襯底可以是處理過(guò)的晶圓(諸如圖1所示的晶圓)、管芯、晶 圓和管芯等。在步驟812中，接合襯底并在其上形成圖案化掩模，該圖案化掩模限定了隨后 將形成的接觸插塞的開口，諸如參考圖2中論述的開口。可選地，形成ARC層和/或一個(gè)或 多個(gè)硬掩模層。
[0080] 之后，在步驟814中，諸如參考圖3的以上描述，實(shí)施第一蝕刻工藝以蝕刻穿過(guò)一 個(gè)晶圓并部分地進(jìn)入上面的介電層，從而形成第一開口。諸如參考圖4和圖5的描述，在步 驟816中，在第一開口內(nèi)形成介電襯層，以及在步驟818中，實(shí)施第二蝕刻工藝。第二開口 從第一開口延伸穿過(guò)接合界面并到達(dá)第二襯底中的互連線。第一襯底中的互連線用作蝕刻 掩模。因此，第一掩模和第二掩模的組合形成從第一襯底的背面延伸穿過(guò)第一襯底并到達(dá) 第二襯底的開口。
[0081] 在步驟820中，諸如參考圖6的以上描述，用導(dǎo)電材料填充開口。諸如參考圖7的 以上描述，可在導(dǎo)電材料上方形成介電覆蓋層。
[0082] 在一個(gè)實(shí)施例中，提供了一種裝置。該裝置包括具有第一襯底的第一半導(dǎo)體芯片、 多個(gè)第一金屬間介電層以及形成在第一襯底上方的第一金屬間介電層中的多個(gè)第一金屬 線。第一半導(dǎo)體芯片的第一表面接合至第二芯片的表面，其中，第二半導(dǎo)體芯片具有第二襯 底、多個(gè)第二金屬間介電層以及形成在第二襯底上方的第二金屬間介電層中的多個(gè)第二金 屬線。導(dǎo)電插塞從第一半導(dǎo)體芯片的第二表面延伸穿過(guò)第一半導(dǎo)體芯片并且到達(dá)第二半導(dǎo) 體芯片中的多個(gè)第二金屬線中的一個(gè)，導(dǎo)電插塞具有從第一半導(dǎo)體芯片的第二表面到第一 半導(dǎo)體芯片中的多個(gè)金屬線中的一個(gè)的連續(xù)垂直側(cè)壁。
[0083]在另一個(gè)實(shí)施例中，提供了一種方法。該方法包括將第一半導(dǎo)體芯片的第一表面 接合至第二半導(dǎo)體芯片的表面上。形成第一開口，第一開口從第一半導(dǎo)體芯片的第二表面 部分地延伸至第一半導(dǎo)體芯片中的導(dǎo)電部件。在第一開口中形成襯層，且形成從第一開口 的底部延伸至第二半導(dǎo)體芯片中的導(dǎo)電部件的第二開口，第二開口暴露出第一半導(dǎo)體芯片 的導(dǎo)電部件的至少一部分。用導(dǎo)電材料填充第一開口和第二開口。
[0084] 在又一個(gè)實(shí)施例中，提供了另一種方法。該方法包括接合第一襯底和第二襯底，從 而使形成在每個(gè)襯底上的介電層彼此相對(duì)。介電層具有形成在其中的導(dǎo)電部件。形成延伸 穿過(guò)第一襯底并部分地穿過(guò)第一襯底上的介電層的第一開口，從而使第一開口不會(huì)延伸至 第一襯底上的導(dǎo)電互連件。形成從第一開口的底部延伸至第二襯底上的導(dǎo)電互連件的第二 開口，第二開口暴露出第一和第二襯底上的導(dǎo)電互連件的一部分。用導(dǎo)電材料填充第一開 口和第二開口。
[0085] 盡管已經(jīng)詳細(xì)地描述了本發(fā)明及其優(yōu)勢(shì)，但應(yīng)該理解，在不背離所附權(quán)利要求限 定的本發(fā)明的精神和范圍的情況下，可以對(duì)本發(fā)明做出各種不同的改變、替換和更改。
[0086] 而且，本申請(qǐng)的范圍并不僅限于本說(shuō)明書中描述的工藝、機(jī)器、制造、物質(zhì)組成、工 具、方法和步驟的特定實(shí)施例。作為本領(lǐng)域普通技術(shù)人員應(yīng)理解，根據(jù)本發(fā)明，可以使用現(xiàn) 有的或今后將被開發(fā)的用于執(zhí)行與本發(fā)明所述的相應(yīng)實(shí)施例基本相同的功能或獲得基本 相同結(jié)果的工藝、機(jī)器、制造、物質(zhì)組成、工具、方法或步驟本發(fā)明。因此，所附權(quán)利要求旨在 將這些工藝、機(jī)器、制造、物質(zhì)組成、工具、方法或步驟包括在它們的范圍內(nèi)。
【權(quán)利要求】
1. 一種裝置，包括： 第一半導(dǎo)體芯片，包括第一襯底、多個(gè)第一金屬間介電層、和形成在所述第一襯底上方 的所述第一金屬間介電層中的多條第一金屬線； 第二半導(dǎo)體芯片，具有接合至所述第一半導(dǎo)體芯片的第一表面的表面，其中，所述第二 半導(dǎo)體芯片包括第二襯底、多個(gè)第二金屬間介電層、和形成在所述第二襯底上方的所述第 二金屬間介電層中的多條第二金屬線；以及 導(dǎo)電插塞，從所述第一半導(dǎo)體芯片的第二表面延伸穿過(guò)所述第一半導(dǎo)體芯片，并到達(dá) 所述第二半導(dǎo)體芯片中的所述多條第二金屬線中的一條，所述導(dǎo)電插塞具有從所述第一半 導(dǎo)體芯片的第二表面至所述第一半導(dǎo)體芯片中的所述多條金屬線中的一條的連續(xù)垂直側(cè) 壁。
2. 根據(jù)權(quán)利要求1所述的裝置，其中，所述導(dǎo)電插塞在所述第一半導(dǎo)體芯片中的多條 金屬線中的兩條金屬線之間延伸。
3. 根據(jù)權(quán)利要求1所述的裝置，還包括：位于所述導(dǎo)電插塞和所述多個(gè)第一金屬間介 電層中的一個(gè)或多個(gè)之間的介電襯層。
4. 根據(jù)權(quán)利要求3所述的裝置，其中，所述介電襯層未延伸至所述第一半導(dǎo)體芯片中 的多條金屬線中的一條。
5. 根據(jù)權(quán)利要求1所述的裝置，其中，所述導(dǎo)電插塞將所述第一半導(dǎo)體芯片中的多條 金屬線中的一條電連接至所述第二半導(dǎo)體芯片中的多條第二金屬線中的一條。
6. 根據(jù)權(quán)利要求1所述的裝置，其中，所述第一半導(dǎo)體芯片中的多條金屬線中的一條 具有凹槽。
7. 根據(jù)權(quán)利要求1所述的裝置，其中，所述導(dǎo)電插塞的寬度為1.3 ym。
8. -種方法，包括： 將第一半導(dǎo)體芯片的第一表面接合至第二半導(dǎo)體芯片的表面； 形成第一開口，所述第一開口從所述第一半導(dǎo)體芯片的第二表面部分延伸至所述第一 半導(dǎo)體芯片中的導(dǎo)電部件； 在所述第一開口中形成襯層； 形成第二開口，所述第二開口從所述第一開口的底部延伸至所述第二半導(dǎo)體芯片中的 導(dǎo)電部件，所述第二開口暴露出所述第一半導(dǎo)體芯片的導(dǎo)電部件的至少一部分；以及 在所述第一開口和所述第二開口中形成導(dǎo)電材料。
9. 根據(jù)權(quán)利要求8所述的方法，其中，形成所述第一開口包括定時(shí)蝕刻工藝。
10. -種方法，包括： 提供第一襯底，所述第一襯底具有上覆的一個(gè)或多個(gè)第一介電層和位于所述一個(gè)或多 個(gè)第一介電層中的第一導(dǎo)電互連件； 提供第二襯底，所述第二襯底具有上覆的一個(gè)或多個(gè)第二介電層和位于所述一個(gè)或多 個(gè)第二介電層中的第二導(dǎo)電互連件； 接合所述第一襯底和所述第二襯底，使所述第一介電層和所述第二介電層相對(duì)； 形成第一開口，所述第一開口延伸穿過(guò)所述第一襯底并且部分地延伸穿過(guò)所述第一介 電層，所述第一開口未延伸至所述第一導(dǎo)電互連件； 形成第二開口，所述第二開口從所述第一開口的底部延伸至所述第二導(dǎo)電互連件，所 述第二開口暴露出所述第一導(dǎo)電互連件的一部分和所述第二導(dǎo)電互連件的一部分；以及 在所述第一開口和所述第二開口中形成導(dǎo)電插塞。
【文檔編號(hào)】H01L23/538GK104425453SQ201310687197
【公開日】2015年3月18日 申請(qǐng)日期:2013年12月13日 優(yōu)先權(quán)日:2013年9月6日
【發(fā)明者】周世培, 徐鴻文, 蘇慶忠, 曹鈞涵, 林佳潔, 蔡紓婷, 盧玠甫, 劉世昌, 杜友倫, 蔡嘉雄 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司