具有納米孔隙的半導體元件及其制造方法
【專利摘要】本發(fā)明公開一種具有納米孔隙的半導體元件及其制造方法。半導體元件包括一基板、一第一覆蓋層形成于基板上、一第一介電層形成于第一覆蓋層上、一第二覆蓋層形成于第一介電層上、一第二介電層形成于第二覆蓋層上、多條導線、一第三覆蓋層形成于導線和第二介電層上、和多個納米孔隙形成于相鄰導線之間。其中，導線相隔地形成于基板上，并穿透第二介電層、第二覆蓋層、第一介電層和第一覆蓋層。納米孔隙形成于第二介電層、或延伸至移除第二覆蓋層、或延伸至第一介電層。其中，納米孔隙部分地下凹于第二介電層和第一介電層至少其中一者處，或是納米孔隙暴露出第一覆蓋層。
【專利說明】
具有納米孔隙的半導體元件及其制造方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導體元件及其制造方法，且特別是涉及一種具有納米孔隙 (nano-gaps)的半導體元件及其制造方法?！颈尘凹夹g(shù)】
[0002]近年來半導體元件尺寸日益減小。對半導體科技來說，持續(xù)縮小半導體結(jié)構(gòu)尺寸、 改善速率、增進效能、提高密度及降低每單位集成電路的成本，都是重要的發(fā)展目標。隨著半導體元件尺寸的縮小，元件的電子特性也必須維持甚至是加以改善，以符合市場上對應(yīng)用電子產(chǎn)品的要求。例如，半導體元件的各層結(jié)構(gòu)與所屬元件如有缺陷或損傷，會對元件的電子特性造成無法忽視的影響，因此是制造半導體元件需注意的重要問題之一。
[0003]其中一需注意的重要方面，具有優(yōu)異電性表現(xiàn)的半導體元件其介電件也需有良好的介電性質(zhì)。因此，如何發(fā)展出一種具有良好介電特性的半導體結(jié)構(gòu)以提升結(jié)構(gòu)的電性表現(xiàn)，且又能以一簡化制作工藝進行結(jié)構(gòu)相關(guān)制作，也是業(yè)者重要的目標之一。
【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種具有納米孔隙半導體元件及其制造方法，該納米孔隙可改善半導體元件的電子特性。
[0005]根據(jù)一實施例，提出一種半導體元件，包括一基板、一第一覆蓋層形成于基板上、 一第一介電層形成于第一覆蓋層上、一第二覆蓋層形成于第一介電層上、一第二介電層形成于第二覆蓋層上、多條導線、一第三覆蓋層形成于導線和第二介電層上、和多個納米孔隙 (nano-gaps)形成于相鄰導線之間。其中，導線相隔地形成于基板上，并穿透第二介電層、第二覆蓋層、第一介電層和第一覆蓋層。納米孔隙形成于第二介電層、或延伸至第二覆蓋層、 或延伸至第一介電層。其中，該些納米孔隙部分地下凹于第二介電層和第一介電層至少其中一者處，或是該些納米孔隙暴露出第一覆蓋層。
[0006]根據(jù)一實施例，提出一種半導體元件的制造方法，包括:提供一基板；形成一第一覆蓋層于基板上；形成一第一介電層于第一覆蓋層上；形成一第二覆蓋層于第一介電層上；形成一第二介電層于第二覆蓋層上；形成多條導線于基板上，該些導線彼此相隔并穿透第二介電層、第二覆蓋層、第一介電層和第一覆蓋層；形成一第三覆蓋層于該些條導線和第二介電層上；和形成多個納米孔隙于相鄰該些導線之間，且納米孔隙形成于第二介電層或延伸至第一介電層。其中，該些納米孔隙部分地下凹于第二介電層和第一介電層至少其中一者處，或是該些納米孔隙暴露出第一覆蓋層。
[0007]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉實施例，并配合所附的附圖，作詳細說明如下。然而，本發(fā)明的保護范圍當視后附的權(quán)利要求所界定者為準?！靖綀D說明】
[0008]圖1A至圖1F-4為本發(fā)明第一實施例的半導體元件的制造方法的示意圖；
[0009]圖2A為本發(fā)明第二實施例圖案化的一定向自組裝材料沉積于第二介電層上的部分區(qū)域的示意圖；
[0010]圖2B為本發(fā)明第二實施例圖案化的定向自組裝材料自分離之后，所形成的一蝕刻掩模的示意圖；
[0011]圖2C為本發(fā)明第二實施例的一種圖案化的定向自組裝材料沉積于第三覆蓋層上而進行蝕刻的示意圖；
[0012]圖3A至圖3E為本發(fā)明第三實施例的半導體元件的制造方法的示意圖；
[0013]圖4-圖8分別為范例1至范例5的納米圖案層的上視圖。
[0014]符號說明
[0015]10:基板
[0016]111:第一覆蓋層
[0017]112:第二覆蓋層
[0018]112’:圖案化的第二覆蓋層
[0019]121:第一介電層[〇〇2〇] 121’:圖案化的第一介電層
[0021]122:第二介電層
[0022]122’:圖案化的第二介電層
[0023]122”:再圖案化第二介電層
[0024]122a:再圖案化第二介電層的上表面
[0025]120:層間介電層
[0026]120c:導電觸點
[0027]13:擴散阻障層
[0028]131:氮氧化硅層
[0029]132:氮化鈦層
[0030]14:金屬材料層
[0031]142、342:導線
[0032]142a:導線的上表面
[0033]tl、t2:溝槽
[0034]vl:貫孔
[0035]Ml:第一金屬層
[0036]M2:第二金屬層
[0037]15:定向自組裝材料
[0038]15’:圖案化的定向自組裝材料
[0039]151、151’、351、352、353、354、355:納米圖案層
[0040]151a、351a、352a、353a、354a、355a:納米件
[0041]l62g、l63g、l64g、l65g、264g、341g、342g、343g、344g、345g:納米孔隙
[0042]17、113:第三覆蓋層
[0043]113’:圖案化第三覆蓋層
[0044]113h:孔洞
[0045]20:掩模
[0046]27:再覆蓋層
[0047]tdl:第一介電層的厚度
[0048]td2:第二介電層的厚度
[0049]tel:第一覆蓋層的厚度[〇〇5〇]te2:第二覆蓋層的厚度
[0051]d2、d3、d4、d5:納米孔隙的深度
[0052]Dp:納米件之間的間距
[0053]W:納米件的寬度
[0054]Ds:納米件之間的空間距離【具體實施方式】
[0055]以下所發(fā)明的實施例內(nèi)容中，配合圖示以詳細說明本發(fā)明所提出的一種半導體元件及其制造方法，以于半導體元件的相鄰導線之間形成多個納米孔隙(nano-gaps)。電子元件應(yīng)用有如實施例所述的半導體元件，其具有可使半導體元件的導線絕緣的納米孔隙，具有良好的電子特性，例如操作時可提升程式化速度和降低耗損功率等特性。再者，實施例提出的制造方法也簡化了制造程序。
[0056]以下提出多個實施例，配合圖示以詳細說明本發(fā)明的相關(guān)結(jié)構(gòu)和制作工藝。然而本發(fā)明并不僅限于此，本發(fā)明并非顯示出所有可能的實施例。相同和/或相似元件沿用相同和/或相似元件符號。注意，未于本發(fā)明提出的其他實施態(tài)樣也可能可以應(yīng)用。可實施的細部結(jié)構(gòu)和步驟可能有些不同，可在不脫離本發(fā)明的精神和范圍內(nèi)根據(jù)實際應(yīng)用的需要而加以變化與修飾。再者，附圖上的尺寸比例并非按照實物等比例繪制。因此，說明書和圖示內(nèi)容僅作敘述實施例之用，而非作為限縮本發(fā)明保護范圍之用。
[0057]〈第一實施例〉
[0058]圖1A至圖1F-4繪示根據(jù)本發(fā)明第一實施例的半導體元件的制造方法。以下提出以一鑲嵌制作工藝形成一銅層為例作說明。首先，提供一基板10,具有多層介電層和覆蓋層(capping layers)交替形成于其上方。如圖1A所示的一疊層結(jié)構(gòu)包括:一第一覆蓋層(first capping layer) 111形成于基板10上方、一第一介電層121例如一低介電常數(shù)介電層(l〇w-k dielectric layer)形成于第一覆蓋層111上方、一第二覆蓋層(second capping layer) 112形成于第一介電層121上方、一第二介電層122例如一超低介電常數(shù)介電層(ultra low-k dielectric layer)形成于第二覆蓋層112上方。一實施例中，如圖1A所示的疊層結(jié)構(gòu)還包括一層間介電層(ILD) 120形成于基板10上，以及一擴散阻障層 (diffus1n barrier) 13形成于第二介電層122上，其中第一覆蓋層111形成于層間介電層 120上，且多個導電觸點(conductive contacts) 120c形成于層間介電層中。再者，一金屬材料層14 (例如以電鍍方式，ECP)形成于第二介電層122上方(例如形成于擴散阻障層13 上)，以填充如圖1A所示的疊層結(jié)構(gòu)中的多個溝槽(trenches)如tl和t2以及貫孔(via) 如vl。一實施例中，以一銅層做為此處的金屬材料層14而形成第一金屬層(Ml)于溝槽tl 中，和/或第二金屬層(M2)于溝槽t2中，并且第二金屬層可通過貫孔vl內(nèi)的銅與第一金屬層電連接。一實施例中，第一金屬層和第二金屬層在不同步驟中形成。
[0059]—實施例中，一氮氧化硅(S1N)層131和一氮化鈦(TiN)層132可做為擴散阻障層13以阻擋銅的擴散。但本發(fā)明對于擴散阻障層13的材料并不限制于此，其他適合的材料也可能可以采用，視實際應(yīng)用狀況而定。另外，根據(jù)通常技術(shù)對材料介電性質(zhì)的分類，具有介電常數(shù)值(k)在4.5到10的一介電層(4.5〈k〈10)被歸類為一具有標準介電常數(shù)值的介電層，具有介電常數(shù)值(k)小于3的一介電層(k〈3)被歸類為一具有低介電常數(shù)值(low-k) 的介電層，具有介電常數(shù)值(k)小于2的一介電層(k〈2)被歸類為一具有超低介電常數(shù)值 (ultra low_k，ULK)的介電層。
[0060]之后，對金屬材料層14平坦化，移除擴散阻障層13,以暴露出第二(低介電常數(shù))介電層122的上表面，如圖1B所示?？衫没瘜W機械研磨(chemical mechanical polishing/planarizat1n，CMP)進行平坦化步驟。平坦化步驟之后，形成彼此相距的多條導線(conducting lines) 142于基板10上，且各導線142穿過第二介電層122、第二覆蓋層112、第一介電層121和第一覆蓋層111。導線142 (如銅線)分別與導電觸點120c電連接。
[0061]之后，對至少一層介電層進行圖案化步驟，以形成多個納米孔隙(nano-gaps)于相鄰導線142之間。根據(jù)實施例，可采用一定向自組裝(directed self assembly，DSA)材料(即，具有定向自組裝性質(zhì))，之后再對定向自組裝材料進行自分離，以形成可用來對一或多層介電層進行蝕刻的一蝕刻掩模。
[0062]如圖1C所示，一定向自組裝材料15全面地沉積于第二(低介電常數(shù))介電層122 和導線142的上方。如圖1D所示，定向自組裝材料15通過一自分離處理(self separat1n treatment)，例如通過退火/加熱處理而達到自分離，并移除其中一成分的所占區(qū)域，而形成一納米圖案層(a nano-patterning layer) 151。另一實施例中，定向自組裝材料15下方與導線142之間可能還具有硬質(zhì)掩模(hardmask，HM)，例如是底部抗反射涂層(bottom ant1-reflective coating，BARC);材料例如是富含娃的 BARC 硬質(zhì)掩模(silicon-rich ant1-reflective hardmask，Si BARC)或其他適合的材料。
[0063]—實施例中，定向自組裝材料15例如是包括成分A和B的一共聚高分子 (copolymer)且具有自分離的性質(zhì)。在定向自組裝材料15自分離后，可移除成分A或成分B所在的區(qū)域。有特殊圖案的納米圖案層151可做為蝕刻掩模，后續(xù)一或多層介電層根據(jù)此蝕刻掩模來進行圖案化步驟。一實施例中，納米圖案層151可包括多個納米件 (nano-components) 151a，如圖1D所示。其中納米件151a的形狀視待形成的納米孔隙的形狀而定，可依實際應(yīng)用需求的納米孔隙形狀作相應(yīng)的調(diào)整與變化。
[0064]之后，將納米圖案層151的圖案轉(zhuǎn)移至介電層，以形成于相鄰導線142之間形成多個納米孔隙(nano-gaps)。第一實施例中，一或多層介電層可根據(jù)納米圖案層151做為蝕刻掩模來進行蝕刻。例如，可對第二介電層122未被納米圖案層151遮住的部分進行蝕刻。 根據(jù)實施例，納米孔隙可以形成于第二介電層122中或至第二覆蓋層112內(nèi)、或延伸至第一覆蓋層111。其中四種具不同深度的納米孔隙162g、163g、164g和165g的態(tài)樣分別繪制于圖1E-1、圖1E-2、圖1E-3、圖1E-4中。注意本發(fā)明并不限制于該些圖示中的納米孔隙的樣〇
[0065]在形成納米孔隙(162g、163g、164g或165g)后，形成一第三覆蓋層17于導線142、 圖案化的第二介電層122’和納米孔隙上，分別如圖1F-1、圖1F-2、圖1F-3、圖1F-4所示。根據(jù)第一實施例，第三覆蓋層17直接接觸圖案化的第二介電層122’和導線142,且納米孔隙(162g、163g、164g或165g)自第三覆蓋層17向下方的層作延伸。
[0066]請參照圖1F-1，納米孔隙162g自第三覆蓋層17的一表面(如底表面)向下延伸， 并移除第二覆蓋層112而露出第一介電層121，因而形成圖案化的第二介電層122’和圖案化的第二覆蓋層112’。納米孔隙162g例如是暴露了第一介電層121的上表面。納米孔隙 162g的底表面低于圖案化的第二覆蓋層112’的底表面。再者，納米孔隙162g的一深度d2 大于第二介電層122的厚度td2。
[0067]請參照圖1F-2,納米孔隙163g自第三覆蓋層17的一表面(如底表面)向下延伸至第二介電層122,因而形成圖案化的第二介電層122’。納米孔隙163g通過移除了一部分的第二介電層122而部分的打開了第二介電層122。納米孔隙163g的一深度d3小于第二介電層122的厚度td2。
[0068]請參照圖1F-3,納米孔隙164g自第三覆蓋層17的一表面(如底表面)向下延伸至第一介電層121，穿過第二介電層122、第二覆蓋層112和移除部分的第一介電層121，因而形成圖案化的第二介電層122’、圖案化的第二覆蓋層112’和圖案化的第一介電層121’。 納米孔隙164g露出第一介電層121。納米孔隙164g的底表面低于圖案化的第二覆蓋層 112’的底表面。再者，納米孔隙164g的一深度d4大于第二介電層122的厚度td2和第二覆蓋層112的厚度的總和，但小于第二介電層122的厚度t d2和第二覆蓋層112的厚度 U和第一介電層121的厚度t dl的總和。
[0069]請參照圖1F-4,納米孔隙165g自第三覆蓋層17的一表面(如底表面)向下延伸， 并暴露出第一覆蓋層111 (例如第一覆蓋層111的上表面)，其穿過第二介電層122、第二覆蓋層112和第一介電層121，因而形成圖案化的第二介電層122’、圖案化的第二覆蓋層112’ 和圖案化的第一介電層121’。納米孔隙165g的底表面低于圖案化的第二覆蓋層112’的底表面。再者，納米孔隙165g的一深度d5實質(zhì)上等于第二介電層122的厚度td2和第二覆蓋層112的厚度和第一介電層121的厚度t dl的總和。
[0070]根據(jù)實施例，具有納米孔隙162g、163g、164g或165g的半導體元件作用為氣隙絕緣物具有良好的電子特性，例如操作時的高程式化速度和低耗損功率等特性。再者，實施例提出的制造方法也有利于實際應(yīng)用時欲形成不同深度的納米孔隙(如162g、163g、 164g或165g)圖案的制作工藝。再者，實施例中可通過形成一定向自組裝(DSA)材料和進行DSA自分離等步驟(如圖1C和圖1D所示)，一實施例中納米圖案層151的納米件 (nano-components) 151a之間的間距(pitch，Dp)、和/或納米件151a的寬度(W)、和/或納米件151a之間的空間(Ds)可降低至不超過10nm，例如9nm。因此，本發(fā)明的實施例十分適合應(yīng)用于小型和超小型電子元件的制作。
[0071]〈第二實施例〉
[0072]第二實施例的半導體元件的制造方法類似第一實施例的半導體元件的制造方法， 除了用來對一或多層介電層進行蝕刻的蝕刻掩模的圖案不同。圖2A繪示根據(jù)本發(fā)明第二實施例圖案化的定向自組裝材料沉積于第二介電層上的部分區(qū)域的示意圖。圖2B繪示根據(jù)本發(fā)明第二實施例圖案化的定向自組裝材料自分離之后，所形成的一蝕刻掩模的示意圖。也請參照第一實施例中圖1A至圖1F-4及其相關(guān)說明，相同內(nèi)容在此不再贅述。
[0073]第一實施例中，一定向自組裝材料全面地沉積(沒有使用一掩模)于低介電的第二介電層上方和金屬層(如Ml)上方，如圖1C所示。第二實施例中，在沉積一定向自組裝材料后，可選擇性地使用額外的一掩模20進行圖案化。如圖2A所示，通過掩模20而形成圖案化的定向自組裝材料15’(即，沒有定向自組裝材料形成于導線142上方)。在圖案化的定向自組裝材料15’自分離之后，如圖2B所示的具有特殊圖案的納米圖案層151’作為一蝕刻掩模，且后續(xù)制作工藝中根據(jù)納米圖案層151’(例如包括多個納米件151a)來對一或多層介電層進行蝕刻。
[0074]另外，第二實施例中也可于導線142上方形成一第三覆蓋層后，再如圖2A、圖2B所示形成圖案化的定向自組裝材料15’于第三覆蓋層上。如圖2C所示，其繪示根據(jù)本發(fā)明第二實施例的一種圖案化的定向自組裝材料沉積于第三覆蓋層上而進行蝕刻的示意圖。形成于第三覆蓋層上的圖案化的定向自組裝材料15’作為一蝕刻掩模，并于后續(xù)制作工藝中根據(jù)納米圖案層151’(例如包括多個納米件151a)來對下方的第三覆蓋層及一或多層介電層進行蝕刻，而形成一圖案化第三覆蓋層113’堆疊于圖案化第二介電層122’上。
[0075]〈第三實施例〉
[0076]圖3A至圖3E繪示根據(jù)本發(fā)明第三實施例的半導體元件的制造方法。第三實施例的半導體元件的制造方法類似第一實施例的半導體元件的制造方法，除了形成第三覆蓋層的步驟不同。第一實施例中，第三覆蓋層17在圖案化介電層之后形成，例如是在定向自組裝材料的形成、自分離步驟和圖案轉(zhuǎn)移至介電層等步驟后才進行。第三實施例中，一第三覆蓋層113是在介電層圖案化的步驟前即形成，例如是在定向自組裝材料的形成和自分離步驟之前形成。
[0077]首先，提供如圖1B所示的一疊層結(jié)構(gòu)，之后形成一第三覆蓋層113于疊層結(jié)構(gòu)上。 如圖3A所示，疊層結(jié)構(gòu)包括一基板10、一層間介電層(ILD) 120形成于基板10上、多個導電觸點120c形成于層間介電層120中、一第一覆蓋層(first capping layer) 111形成于基板10上方、一第一介電層121例如一低介電常數(shù)介電層(low-k dielectric layer)形成于第一覆蓋層111上方、一第二覆蓋層(second capping layer)112形成于第一介電層121 上方、一第二介電層122例如一超低介電常數(shù)介電層(ultra low-k dielectric layer)形成于第二覆蓋層112上方、以及多條導線142(例如沉積一金屬材料14之后以CMP平坦化而形成)相距地形成于基板10上方并分別連接導電觸點120c。之后，一第三覆蓋層113形成于第二介電層122和導線142上方。
[0078]之后，一定向自組裝材料(DSA material)系沉積于(例如是全面沉積、或是使用一蒸鍍掩模作部分沉積)第三覆蓋層113上方，之后進行定向自組裝材料的自分離。以退火/熱處理進行定向自組裝材料的自分離之后(例如移除定向自組裝材料的共聚物中的成分A或B之后)，形成具有納米件151a的納米圖案層151于第三覆蓋層113上，如圖3B所示。相關(guān)元件的細節(jié)已于第一實施例說明，在此不再贅述。
[0079]之后，對至少一層介電層進行圖案化步驟，以在相鄰導線142之間形成多個納米孔隙。如圖3C所示，根據(jù)納米圖案層151對第三覆蓋層113和第二介電層122進行蝕刻， 因而形成一圖案化第二介電層122’和一圖案化第三覆蓋層113’堆疊于圖案化第二介電層 122’上。然后，再進一步對圖案化第二介電層122’、第二覆蓋層112和第一介電層121進行蝕刻，因而形成一再圖案化第二介電層122”、一圖案化第二覆蓋層112’和一圖案化介電層121’，如圖3D所示。蝕刻期間，圖案化第三覆蓋層113’可能會被一并地吃蝕耗盡。
[0080]圖3D中，再圖案化第二介電層122”的上表面122a和納米孔隙264g的開口處低于導線142的上表面。再者，圖3C中的圖案化第三覆蓋層113’包括一孔洞113h圖案(例如具有穿透第三覆蓋層的多個穿孔)，且孔洞113h對應(yīng)后續(xù)形成納米孔隙264g的位置(圖 3D) 〇
[0081]注意的是，本發(fā)明并不限制于如圖3D所示的介電層的構(gòu)型，納米孔隙可以根據(jù)實際應(yīng)用時欲形成的深度(如圖1E-1至圖1E-4所示的深度d2-d5)，在納米圖案層151圖案轉(zhuǎn)移時作制作工藝上的適當調(diào)整，例如調(diào)整定向自組裝材料的厚度、蝕刻條件(如蝕刻速率、待蝕刻的介電層的材料)等等。
[0082]之后，形成一再覆蓋層27于如圖3D所示的具有多個納米孔隙264g的結(jié)構(gòu)的上方，因而產(chǎn)生可使導線142 (如銅線)之間絕緣的氣隙。如圖3E所示，再覆蓋層27形成于再圖案化第二介電層122”和導線142上。根據(jù)第三實施例，再覆蓋層27直接接觸導線142 的上表面，且納米孔隙的開口端與該第三覆蓋層的一底面相隔開來，且再圖案化第二介電層122”的上表面和納米孔隙的開口端與再覆蓋層27的一底面相隔開來。注意的是，由于之前的第三覆蓋層113/圖案化第三覆蓋層113’至此已不存在，而圖3E中的結(jié)構(gòu)包括了第一覆蓋層111、圖案化第二覆蓋層112’和再覆蓋層27,因此再覆蓋層27可視為目前圖3E 結(jié)構(gòu)(或最終半導體元件結(jié)構(gòu))的一“第三”覆蓋層。
[0083]第三實施例所制作的結(jié)構(gòu)不同于第一、二實施例所制作的結(jié)構(gòu)。請參照圖1F-1和圖3E。第一、二實施例中，圖案化第二介電層122’和導線142的上表面位于相同平面，如圖1F-1所示。第三實施例中，再圖案化第二介電層122”的上表面低于導線142的上表面 142a，且再覆蓋層27跨架在導線142上和位于納米孔隙264g與再圖案化第二介電層122” 的上方。
[0084]〈相分離之后其中幾種可能的納米圖案層的圖案〉
[0085]在定向自組裝材料完成自分離之后(例如以退火/熱處理造成不同高分子A和B 的相分離，和移除成分A或B)，有幾種納米圖案層的納米件的圖案(自元件的上視角度)可能產(chǎn)生，以做為后續(xù)對介電層進行圖案化的蝕刻掩模。例如以范例1至5作說明。
[0086]圖4-圖8分別繪示范例1至范例5的納米圖案層的上視圖。根據(jù)實施例，納米孔隙(如3418、3428、3438、3448和3458)彼此相距，且對應(yīng)地鄰接于納米圖案層(如351、 352、353、354和355)的納米件(如351&、3523、3533、354&和3553)。納米孔隙可以規(guī)則地或無規(guī)則地在相鄰導線142之間的空間中延伸。
[0087]在DSA完成自分離后，如范例1和2中所示，形成具不規(guī)則線段(即納米件351a和 352a的上視圖)的納米圖案層351和352。納米孔隙341g和342g和納米件351a和352a 一樣，也無規(guī)則地在相鄰導線342之間的空間中延伸，如圖4和圖5所示。再者，如范例2 所示(圖5)，納米件352a形成的線條也在相鄰導線342之間的空間延伸。
[0088]如范例3和4中所示，在DSA完成自分離后形成具規(guī)則線段(即納米件353a和 354a的上視圖)的納米圖案層353和354。如圖6所示，納米孔隙343g和納米圖案層353 的納米件353a—樣，也規(guī)則地在相鄰導線342之間的空間中延伸；其中納米孔隙343g的延伸方向非平行于該些導線342的延伸方向(如y-方向)。如圖7所示，納米孔隙344g的延伸方向垂直于該些導線342的延伸方向(如y-方向)。
[0089]雖然范例1-4中顯示線條狀的納米孔隙，但本發(fā)明并不以此為限。在其他可應(yīng)用的實施例中，納米孔隙也可能具有其他形狀，例如具有圓形、長方形、正方形、橢圓形或其他形狀的截面，視制造條件或?qū)嶋H應(yīng)用所需而定。如圖8所示，范例5的納米孔隙345g散布于導線342之間，且納米孔隙345g具有圓形的截面。
[0090]根據(jù)上述，電子元件應(yīng)用有如實施例所述的具納米孔隙的半導體元件，可改善其電子特性，因而達到操作時更高的程式化速度和降低耗損功率。再者，實施例提出的制造方法提供了簡單制作工藝就能形成不同深度的納米孔隙以符合實際應(yīng)用的需求。再者，納米孔隙的尺寸和間距根據(jù)納米圖案層的納米件的尺寸和間距而定。根據(jù)實施例的制造方法， 納米圖案層的納米件的間距(pitch，Dp)、和/或納米件的寬度(W)、和/或納米件之間的空間(Ds)可降低至不超過10nm(例如約9nm)。因此，本發(fā)明的實施例十分適合應(yīng)用于小型和超小型電子元件的制作。
[0091]其他實施例，例如不同構(gòu)型的納米孔隙圖案、納米圖案層的納米件和導線等，也可應(yīng)用，并可視應(yīng)用時半導體元件的實際狀況與需求而作適當改變。因此，如圖1F-1、圖 1F-2、圖1F-3、圖1F-4、圖3E、圖4-圖7所示的結(jié)構(gòu)僅作說明之用，并非用以限制本發(fā)明欲保護的范圍。另外，相關(guān)技術(shù)者當知，實施例中構(gòu)成元素的形狀和位置并不限于圖示所繪， 而是可根據(jù)實際應(yīng)用時的需求和/或制造步驟作相應(yīng)調(diào)整。
[0092]雖然結(jié)合以上實施例公開了本發(fā)明，然而其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，可作各種的更動與潤飾。因此，本發(fā)明的保護范圍應(yīng)當以附上的權(quán)利要求所界定的為準。
【主權(quán)項】
1.一種半導體元件，包括:基板；第一覆蓋層，形成于該基板上；第一介電層，形成于該第一覆蓋層上；第二覆蓋層，形成于該第一介電層上；第二介電層，形成于該第二覆蓋層上；多條導線，相隔地形成于該基板上并穿透該第二介電層、該第二覆蓋層、該第一介電層 和該第一覆蓋層；第三覆蓋層，形成于該些條導線和該第二介電層上；以及多個納米孔隙，形成于相鄰該些導線之間，且該些納米孔隙形成于該第二介電層、或延 伸至移除該第二覆蓋層、或延伸至該第一介電層，其中，該些納米孔隙部分地下凹于該第二介電層和該第一介電層至少其中一者處，或 是該些納米孔隙暴露出該第一覆蓋層。2.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙的一深度小于該第二介電層的一厚度。3.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙的一深度大于該第二介電層的一厚度。4.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙的一深度等于或大于該第二介 電層的厚度和該第二覆蓋層的厚度的總和。5.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙穿過該第二介電層和該第二覆 蓋層，且部分地移除該第一介電層。6.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙的底表面低于該第二覆蓋層的一底表面。7.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙暴露出該第一覆蓋層的一上表面。8.如權(quán)利要求1所述的半導體元件，其中該第三覆蓋層直接接觸該第二介電層和該些 導線，且該些納米孔隙自該第三覆蓋層的一底表面向下延伸。9.如權(quán)利要求1所述的半導體元件，其中該第三覆蓋層包括多個孔洞的一圖案，且該 些孔洞對應(yīng)地位于該些納米孔隙。10.如權(quán)利要求1所述的半導體元件，其中該第二介電層的上表面和該些納米孔隙的 開口端低于該些導線的上表面。11.如權(quán)利要求1所述的半導體元件，其中該第三覆蓋層直接接觸該些導線，且該些納 米孔隙的開口端與該第三覆蓋層的一底表面相隔開來。12.如權(quán)利要求11所述的半導體元件，其中該些納米孔隙彼此相距，且該些納米孔隙 無規(guī)則地于相鄰該些導線之間的空間中延伸。13.如權(quán)利要求11所述的半導體元件，其中該些納米孔隙彼此相距，且該些納米孔隙 規(guī)則地于相鄰該些導線之間的空間中延伸，其中該些納米孔隙的延伸方向非平行于該些導 線的延伸方向。14.如權(quán)利要求11所述的半導體元件，其中該些納米孔隙彼此相距，且該些納米孔隙規(guī)則地于相鄰該些導線之間的空間中延伸，其中該些納米孔隙的延伸方向垂直于該些導線 的延伸方向。15.如權(quán)利要求11所述的半導體元件，其中該些納米孔隙散布于該些導線之間，且該 些納米孔隙具有圓形、長方形、正方形或橢圓形的截面。16.如權(quán)利要求1所述的半導體元件，其中該些納米孔隙彼此相距，且該些納米孔隙的 一寬度或一間距、或是相鄰該些納米孔隙的一空間不超過l〇nm。17.—種半導體元件的制造方法，包括:提供一基板；形成一第一覆蓋層于該基板上；形成一第一介電層于該第一覆蓋層上；形成一第二覆蓋層于該第一介電層上；形成一第二介電層于該第二覆蓋層上；形成多條導線于該基板上，該些導線彼此相隔并穿透該第二介電層、該第二覆蓋層、該 第一介電層和該第一覆蓋層；形成一第三覆蓋層于該些條導線和該第二介電層上；和形成多個納米孔隙于相鄰該些導線之間，且該些納米孔隙形成于該第二介電層或延伸 至該第一介電層，其中，該些納米孔隙部分地下凹于該第二介電層和該第一介電層至少其中一者處，或 是該些納米孔隙暴露出該第一覆蓋層。18.如權(quán)利要求17所述的制造方法，其中以一納米圖案層做為進行蝕刻程序的一掩模 以形成該些納米孔隙，其中該納米圖案層的行程包括:形成一定向自組裝材料，以在退火后可產(chǎn)生相分離，因而形成包括第一區(qū)域和第二區(qū) 域的兩種個別區(qū)域；移除該些第一區(qū)域和該些第二區(qū)域其中一種，而留下的該些第一區(qū)域和該些第二區(qū)域 其中另一種區(qū)域則形成該納米圖案層。19.如權(quán)利要求18所述的制造方法，其中該定向自組裝材料形成于該第二介電層上。20.如權(quán)利要求18所述的制造方法，其中該定向自組裝材料形成于該第三覆蓋層上。
【文檔編號】H01L21/768GK106033754SQ201510106223
【公開日】2016年10月19日
【申請日】2015年3月11日
【發(fā)明人】童宇誠
【申請人】聯(lián)華電子股份有限公司