基于sopc和igct的大功率靜止無功補償裝置的制造方法
【專利摘要】本發(fā)明提出了一種基于SOPC和IGCT的大功率靜止無功補償裝置，包括：控制器模塊和功率模塊，其中，系統(tǒng)控制板采用配置可編程片上系統(tǒng)SOPC系統(tǒng)的FPGA處理器，控制器模塊包括系統(tǒng)控制板和驅動調理板，系統(tǒng)控制板與驅動調理板進行雙向通信，其中，驅動調理板包括：IO接口電路、信號調理采樣電路、驅動電路和保護電路，功率模塊與驅動電路相連，用于接受PWM驅動信號的驅動，其中，功率模塊包括集成門極換流晶閘管IGCT模塊和濾波電路，濾波電路的輸入端與IGCT模塊的輸出端相連，以對IGCT模塊的輸出信號進行濾波處理。本發(fā)明可以提高系統(tǒng)模塊功率密度、提高系統(tǒng)的運行效率和故障反應速度，降低芯片之間連線干擾。
【專利說明】
基于SOPC和IGCT的大功率靜止無功補償裝置
技術領域
[0001 ]本發(fā)明涉及電力系統(tǒng)技術領域，特別涉及一種基于SOPC和IGCT的大功率靜止無功補償裝置。
【背景技術】
[0002]靜止無功補償器STATC0M是一種新型無功補償裝置，可以大大提高電力系統(tǒng)中電壓穩(wěn)定性，進而提高輸電能力，廣泛應用于現(xiàn)代電力系統(tǒng)的負荷補償和輸電線路補償中?，F(xiàn)有技術靜止無功補償器STATC0M的控制器模塊無法實現(xiàn)算法控制和檢測參數(shù)高效集中處理，并且存在響應速度較低，信號干擾嚴重和功率密度較低等缺點。
[0003]專利CN103036241A公開了一種無功補償控制器及其控制方法，可以提高了補償系統(tǒng)的工作效率，降低損耗。但是，該專利采用DSP處理器作為控制器，芯片之間連線復雜，隨之帶來的干擾也較大。
【發(fā)明內容】
[0004]本發(fā)明的目的旨在至少解決所述技術缺陷之一。
[0005]為此，本發(fā)明的目的在于提出一種基于SOPC和IGCT的大功率靜止無功補償裝置，可以提高系統(tǒng)模塊功率密度、提高系統(tǒng)的運行效率和故障反應速度，降低芯片之間連線干擾。
[0006]為了實現(xiàn)上述目的，本發(fā)明的實施例提供一種基于SOPC和IGCT的大功率靜止無功補償裝置，包括:控制器模塊和功率模塊，其中，所述系統(tǒng)控制板包括配置可編程片上系統(tǒng)SOPC系統(tǒng)的FPGA處理器和外部的模數(shù)轉換AD芯片，所述控制器模塊包括系統(tǒng)控制板和驅動調理板，所述系統(tǒng)控制板與所述驅動調理板進行雙向通信，其中，所述驅動調理板包括:1接口電路、信號調理采樣電路、驅動電路和保護電路，其中，所述1接口電路與外部的模數(shù)轉換AD芯片的輸出端相連，所述外部AD芯片的輸入端與傳感器采樣電路相連，所述傳感器采樣電路將采樣到的電力系統(tǒng)的電采樣參數(shù)發(fā)送至所述AD芯片，由所述AD芯片對所述電采樣參數(shù)進行AD轉換后生成電采樣信號，并發(fā)送至所述1接口電路;所述信號調理采樣電路的輸入端與所述1接口電路相連，接收所述電采樣信號并對所述電采樣信號進行信號調理，將調理后的電采樣信號發(fā)送至所述FPGA處理器，由所述FPGA處理器對所述電采樣信號以預設控制算法進行處理，生成PWM驅動信號，所述FPGA處理器包括:硬件驅動模塊和軟核模塊，其中，所述硬件驅動模塊包括:A/D采樣控制器、基于直接數(shù)字合成DDS的正弦信號發(fā)生器、數(shù)字鎖相環(huán)、雙環(huán)PI控制器、SVPWM發(fā)生器和通用1接口，所述軟核模塊包括:內部存儲器、定時器和NISOn處理器內核CPU，其中，所述硬件驅動模塊和所述軟核模塊通過總線進行通信，所述FPGA處理器數(shù)字鎖相環(huán)鎖相，通過外部輸入的過零檢測信號，基于正弦表查詢算法輸出離散的正弦波，并且，所述FGPA中A/D采樣控制算法控制所述AD芯片采樣所述電力系統(tǒng)的電參數(shù)，并通過所述FPGA處理器對所述通用1接口定義的地址總線和數(shù)據(jù)總線，接收來自由所述驅動調理板來的采樣的電參數(shù)，由所述雙環(huán)PI控制器產生一個正弦波幅值調制的給定值，通過SVPWM發(fā)生器產生PWM驅動信號，從而控制所述功率模塊的輸出電壓的幅值，
[0007]所述1接口電路將來自所述FPGA處理器的P麗驅動信號轉發(fā)至所述驅動電路;所述功率模塊與所述驅動電路相連，用于接受所述PWM驅動信號的驅動，其中，所述功率模塊包括集成門極換流晶閘管IGCT模塊和濾波電路，所述濾波電路的輸入端與所述IGCT模塊的輸出端相連，以對所述IGCT模塊的輸出信號進行濾波處理。
[0008]進一步，所述電力系統(tǒng)的電參數(shù)包括:電力系統(tǒng)的電網電流信號、電網電壓信號、輸出電流信號和直流電壓信號。
[0009]進一步，所述IGCT模塊采用T型三電平拓撲結構。
[0010]進一步，所述濾波電路采用電感-電容-電感的LCL結構。
[0011]進一步，所述驅動調理板，還包括:保護電路，用于對電壓硬件和電流硬件進行保護。
[0012]進一步，所述FPGA處理器包括:硬件驅動模塊和軟核模塊，其中，所述硬件驅動模塊包括:A/D采樣控制器、基于直接數(shù)字合成DDS的正弦信號發(fā)生器、數(shù)字鎖相環(huán)、雙環(huán)PI控制器、SVPffM發(fā)生器和通用1接口，
[0013]所述軟核模塊包括:內部存儲器、定時器和NISOn處理器內核CPU，
[0014]其中，所述硬件驅動模塊和所述軟核模塊通過總線進行通信。
[0015]進一步，所述FPGA處理器數(shù)字鎖相環(huán)鎖相，通過外部輸入的過零檢測信號，基于正弦表查詢算法輸出離散的正弦波，并且，所述FPGA中A/D采樣控制算法控制所述AD芯片采樣所述電力系統(tǒng)的電參數(shù)，并通過所述FPGA處理器對所述通用1接口定義的地址總線和數(shù)據(jù)總線，接收來自由所述驅動調理板來的采樣的電參數(shù)，由所述雙環(huán)PI控制器產生一個正弦波幅值調制的給定值，通過SVPWM發(fā)生器產生PWM驅動信號，從而控制所述功率模塊的輸出電壓的幅值。
[0016]進一步，所述內部存儲器包括:片內R0M、同步動態(tài)隨機存取內存SDRAM、SDRAM控制器、FLASH存儲器、隨機存取存儲器RAM、片外存儲器三態(tài)橋，其中，所述片內ROM、SDRAM控制器和所述片外存儲器三態(tài)橋分別與所述總線雙向通信，所述SDRAM與所述SDRAM控制器雙向通信，所述RAM和所述FLASH存儲器分別與所述片外存儲器三態(tài)橋雙向通信。
[00?7] 進一步，所述FPGA處理器進一步通過URAT接口與所述上位機進行通信。
[0018]根據(jù)本發(fā)明實施例的基于SOPC和IGCT的大功率靜止無功補償裝置，通過采用配置有SOPC系統(tǒng)的FPGA處理器作為主控裝置，實現(xiàn)對IGCT模塊的功率調節(jié)，可以提高系統(tǒng)模塊功率密度，實現(xiàn)靜止無功補償。由于FPGA是并行運行方式，從而可以提高系統(tǒng)的運行效率和故障反應速度，實現(xiàn)算法控制和檢測參數(shù)高效集中處理。并且利用FPGA處理器對數(shù)據(jù)和算法集中處理，可以減少DSP芯片，降低芯片之間連線干擾，并提高功率密度。
[0019]本發(fā)明附加的方面和優(yōu)點將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實踐了解到。
【附圖說明】
[0020]本發(fā)明的上述和/或附加的方面和優(yōu)點從結合下面附圖對實施例的描述中將變得明顯和容易理解，其中:
[0021]圖1為根據(jù)本發(fā)明實施例的基于SOPC和IGCT的大功率靜止無功補償裝置的結構框圖；
[0022]圖2為根據(jù)本發(fā)明實施例的硬件控制原理圖；
[0023]圖3為根據(jù)本發(fā)明實施例的功率模塊的電路圖；
[0024]圖4為根據(jù)本發(fā)明實施例的SOPC系統(tǒng)的示意圖。
【具體實施方式】
[0025]下面詳細描述本發(fā)明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，旨在用于解釋本發(fā)明，而不能理解為對本發(fā)明的限制。
[0026]如圖1所示，本發(fā)明實施例的基于SOPC和IGCT的大功率靜止無功補償裝置，包括:控制器模塊I和功率模塊2。
[0027]具體地，控制器模塊I包括系統(tǒng)控制板11和驅動調理板12，系統(tǒng)控制板11與驅動調理板12進行雙向通{目。
[0028]在本發(fā)明的一個實施例中，系統(tǒng)控制板11包括配置可編程片上系統(tǒng)SOPC系統(tǒng)的FPGA處理器112和外部的模數(shù)轉換AD芯片111。其中，F(xiàn)PGA處理器112和外部的模數(shù)轉換AD芯片111通過數(shù)據(jù)線和地址線實現(xiàn)數(shù)據(jù)交互。FPGA處理器112通過SOPC(可編程片上系統(tǒng))實現(xiàn)軟件算法控制，并基于N1s II嵌入式處理器來實現(xiàn)。
[0029]優(yōu)選的，F(xiàn)PGA處理器112采用型號為EP4CE115開發(fā)板。
[0030]驅動調理板12包括:1接口電路121、信號調理采樣電路122、驅動電路123和保護電路。
[0031]具體地，如圖2所示，1接口電路121與外部的模數(shù)轉換AD芯片111的輸出端相連，外部AD芯片111的輸入端與傳感器采樣電路相連。傳感器采樣電路將采樣到的電力系統(tǒng)的電采樣參數(shù)發(fā)送至AD芯片111，由AD芯片111對電采樣參數(shù)進行AD轉換后生成電采樣信號，并發(fā)送至1接口電路121。
[0032]在本發(fā)明的一個實施例中，電力系統(tǒng)的電參數(shù)包括:電力系統(tǒng)的三相電網電流信號、三相電網電壓信號、輸出電流信號和直流電壓信號。
[0033]信號調理采樣電路122的輸入端與1接口電路121相連，接收電采樣信號并對電采樣信號進行信號調理，將調理后的電采樣信號發(fā)送至FPGA處理器112。
[0034]由FPGA處理器112對電采樣信號以預設控制算法進行處理，生成P麗驅動信號。1接口電路121將來自FPGA處理器112的PffM驅動信號轉發(fā)至驅動電路123。
[0035]1 口電路121主要包括輸入1開關量、輸出1開關量、開關量繼電器輸出驅動電路、IGBT溫度保護繼電器輸出開關量和驅動保護電路。
[0036]進一步，驅動調理板12，還包括:保護電路，用于通過硬件保護電路對并網電壓進行過壓保護，對并網電流進行過流保護。
[0037]功率模塊2與驅動電路123相連，用于接受PffM驅動信號的驅動。其中，功率模塊2包括集成門極換流晶閘管IGCT模塊21和濾波電路22，濾波電路22的輸入端與IGCT模塊21的輸出端相連，以對IGCT模塊21的輸出信號進行濾波處理。
[0038]具體地，驅動電路123可以實現(xiàn)IGCT開通關斷控制，驅動調理板12中各驅動電路123輸入分別接入IGCT模塊21。
[0039]如圖3所示，IGCT模塊21采用型號為5SHY35L4510的IGCT開關器件，采用T型三電平拓撲結構，采用三電平拓撲結構可以降低諧波含量，提高系統(tǒng)工作效率。濾波電路22采用電感-電容-電感的LCL結構。
[0040]如圖4所示，F(xiàn)PGA處理器112包括:硬件驅動模塊和軟核模塊。
[0041]硬件驅動模塊包括:A/D采樣控制器、基于直接數(shù)字合成DDS的正弦信號發(fā)生器、數(shù)字鎖相環(huán)、雙環(huán)PI控制器、空間矢量脈寬調制SVPWM發(fā)生器、通用1接口、狀態(tài)存儲的I2C通信和控制主程序、LCD控制單元、UART接口等。通過12C，將系統(tǒng)當前設置、狀態(tài)進行存儲，在系統(tǒng)故障修復后恢復系統(tǒng)的運行，保障系統(tǒng)運行的連貫性、可靠性。
[0042]軟核模塊包括:內部存儲器、定時器和NISOn處理器內核CPU等器件。其中，硬件驅動模塊和軟核模塊通過總線進行通信。
[0043]具體地，F(xiàn)PGA處理器112數(shù)字鎖相環(huán)鎖相，通過外部輸入的過零檢測信號，基于正弦表查詢算法輸出離散的正弦波，并且，F(xiàn)PGA中A/D采樣控制算法控制AD芯片采樣電力系統(tǒng)的電參數(shù)，并通過FPGA處理器112對通用1接口定義的地址總線和數(shù)據(jù)總線，接收來自由驅動調理板12來的采樣的電參數(shù)，由雙環(huán)PI控制器產生一個正弦波幅值調制的給定值，通過SVPffM發(fā)生器產生PffM驅動信號，從而控制功率模塊2的輸出電壓的幅值。
[0044]通過AD采樣的結果以及鎖相結果完成系統(tǒng)的切換、顯示等功能，以上都通過硬件邏輯進行實現(xiàn)。
[0045]進一步，F(xiàn)PGA處理器112進一步通過URAT接口與上位機進行通信。在軟核部分，根據(jù)AD采樣的，通過SCI通信與上位機PC通信，實現(xiàn)系統(tǒng)的遠程監(jiān)控與網絡化控制。
[0046]根據(jù)本發(fā)明實施例的基于SOPC和IGCT的大功率靜止無功補償裝置，通過采用配置有SOPC系統(tǒng)的FPGA處理器作為主控裝置，實現(xiàn)對IGCT模塊的功率調節(jié)，可以提高系統(tǒng)模塊功率密度，實現(xiàn)靜止無功補償。由于FPGA是并行運行方式，從而可以提高系統(tǒng)的運行效率和故障反應速度，實現(xiàn)算法控制和檢測參數(shù)高效集中處理。并且利用FPGA處理器對數(shù)據(jù)和算法集中處理，可以減少DSP芯片，降低芯片之間連線干擾，并提高功率密度。
[0047]在本說明書的描述中，參考術語“一個實施例”、“一些實施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結合該實施例或示例描述的具體特征、結構、材料或者特點包含于本發(fā)明的至少一個實施例或示例中。在本說明書中，對上述術語的示意性表述不一定指的是相同的實施例或示例。而且，描述的具體特征、結構、材料或者特點可以在任何的一個或多個實施例或示例中以合適的方式結合。
[0048]盡管上面已經示出和描述了本發(fā)明的實施例，可以理解的是，上述實施例是示例性的，不能理解為對本發(fā)明的限制，本領域的普通技術人員在不脫離本發(fā)明的原理和宗旨的情況下在本發(fā)明的范圍內可以對上述實施例進行變化、修改、替換和變型。本發(fā)明的范圍由所附權利要求極其等同限定。
【主權項】
1.一種基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，包括:控制器模塊和功率模塊，其中， 所述控制器模塊包括系統(tǒng)控制板和驅動調理板，所述系統(tǒng)控制板與所述驅動調理板進行雙向通信，所述系統(tǒng)控制板包括配置可編程片上系統(tǒng)SOPC系統(tǒng)的FPGA處理器和外部的模數(shù)轉換AD芯片，其中， 所述驅動調理板包括:1O接口電路、信號調理采樣電路、驅動電路和保護電路，其中， 所述1接口電路與外部的模數(shù)轉換AD芯片的輸出端相連，所述外部AD芯片的輸入端與傳感器采樣電路相連，所述傳感器采樣電路將采樣到的電力系統(tǒng)的電采樣參數(shù)發(fā)送至所述AD芯片，由所述AD芯片對所述電采樣參數(shù)進行AD轉換后生成電采樣信號，并發(fā)送至所述1接口電路； 所述信號調理采樣電路的輸入端與所述1接口電路相連，接收所述電采樣信號并對所述電采樣信號進行信號調理，將調理后的電采樣信號發(fā)送至所述FPGA處理器，由所述FPGA處理器對所述電采樣信號以預設控制算法進行處理，生成PWM驅動信號， 所述FPGA處理器包括:硬件驅動模塊和軟核模塊，其中，所述硬件驅動模塊包括:A/D采樣控制器、基于直接數(shù)字合成DDS的正弦信號發(fā)生器、數(shù)字鎖相環(huán)、雙環(huán)PI控制器、SVPWM發(fā)生器和通用1接口，所述軟核模塊包括:內部存儲器、定時器和NISO Π處理器內核CPU，其中，所述硬件驅動模塊和所述軟核模塊通過總線進行通信，所述FPGA處理器數(shù)字鎖相環(huán)鎖相，通過外部輸入的過零檢測信號，基于正弦表查詢算法輸出離散的正弦波，并且，所述FGPA中A/D采樣控制算法控制所述AD芯片采樣所述電力系統(tǒng)的電參數(shù)，并通過所述FPGA處理器對所述通用1接口定義的地址總線和數(shù)據(jù)總線，接收來自由所述驅動調理板來的采樣的電參數(shù)，由所述雙環(huán)PI控制器產生一個正弦波幅值調制的給定值，通過SVPffM發(fā)生器產生PffM驅動信號，從而控制所述功率模塊的輸出電壓的幅值， 所述1接口電路將來自所述FPGA處理器的PffM驅動信號轉發(fā)至所述驅動電路； 所述功率模塊與所述驅動電路相連，用于接受所述PWM驅動信號的驅動，其中，所述功率模塊包括集成門極換流晶閘管IGCT模塊和濾波電路，所述濾波電路的輸入端與所述IGCT模塊的輸出端相連，以對所述IGCT模塊的輸出信號進行濾波處理。2.如權利要求1所述的基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，所述電力系統(tǒng)的電參數(shù)包括:電力系統(tǒng)的電網電流信號、電網電壓信號、輸出電流信號和直流電壓信號。3.如權利要求1所述的基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，所述IGCT模塊采用T型三電平拓撲結構。4.如權利要求1所述的基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，所述濾波電路采用電感-電容-電感的LCL結構。5.如權利要求1所述的基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，所述驅動調理板，還包括:保護電路，用于對電壓硬件和電流硬件進行保護。6.如權利要求1所述的基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，所述內部存儲器包括:片內R0M、同步動態(tài)隨機存取內存SDRAM、SDRAM控制器、FLASH存儲器、隨機存取存儲器RAM、片外存儲器三態(tài)橋，其中，所述片內ROM、SDRAM控制器和所述片外存儲器三態(tài)橋分別與所述總線雙向通信，所述SDRAM與所述SDRAM控制器雙向通信，所述RAM和所述FLASH存儲器分別與所述片外存儲器三態(tài)橋雙向通信。7.如權利要求1所述的基于SOPC和IGCT的大功率靜止無功補償裝置，其特征在于，所述FPGA處理器進一步通過URAT接口與所述上位機進行通信。
【文檔編號】H02J3/18GK105977998SQ201610522491
【公開日】2016年9月28日
【申請日】2016年7月5日
【發(fā)明人】劉志強, 郭雪梅, 呂斌, 羅文 , 徐大青
【申請人】江西儀能新能源微電網協(xié)同創(chuàng)新有限公司