本技術涉及半導體技術，尤指一種半導體器件及其制造方法、電子設備。

背景技術：

1、在集成電路設計及制造技術領域，增大器件集成度的方法包括減小半導體器件的特征尺寸。

2、垂直溝道晶體管(vertical?channel?transistor，vct)相比水平溝道晶體管，晶體管的特征尺寸可以做到更小。

3、然而，垂直溝道晶體管在制造過程中，一些電學特性有待進一步提升。

技術實現(xiàn)思路

1、以下是對本文詳細描述的主題的概述。本概述并非是為了限制本技術的保護范圍。

2、在一方面，本技術的示例性實施方式提供了一種半導體器件，包括：

3、襯底，所述襯底包括多個第一半導體柱，所述第一半導體柱在第一方向上和第二方向上間隔排列，所述第一方向與所述第二方向交叉且均平行于所述襯底；

4、多條位線，位于所述第一半導體柱的上方，各所述位線沿著所述第二方向延伸且沿著所述第一方向間隔排列；

5、第一隔離層，位于所述多條位線之上；

6、第二隔離層，位于所述第一隔離層之上；

7、多條字線，位于所述第一隔離層與所述第二隔離層之間，各所述字線沿著所述第一方向延伸且沿著所述第二方向間隔排列；

8、多個第二半導體柱，延伸穿過所述第二隔離層、所述字線、所述第一隔離層以及所述位線并與多個所述第一半導體柱一一對應連接；

9、所述第二半導體柱與所述字線絕緣，且與所述位線連接。

10、在示例性的實施方式中，所述第一半導體柱是通過圖案化半導體襯底得到。

11、在示例性的實施方式中，所述第二半導體柱是從所述第一半導體柱上經(jīng)外延工藝得到。

12、在示例性的實施方式中，所述襯底為硅襯底，所述第一半導體柱和所述第二半導體柱為硅柱。

13、在示例性的實施方式中，所述第一半導體柱遠離所述位線的區(qū)域與靠近所述位線的區(qū)域的摻雜類型不同。

14、在示例性的實施方式中，所述第一半導體柱為p型重摻雜的第一半導體柱，所述p型重摻雜的第一半導體柱中靠近所述位線的區(qū)域為n型重摻雜區(qū)。

15、在示例性的實施方式中，所述位線的材料為金屬；所述第一半導體柱靠近所述位線的一端與所述位線接觸，在接觸區(qū)域形成金屬硅化物。

16、在示例性的實施方式中，所述第二半導體柱靠近所述第一半導體柱的區(qū)域為n型摻雜。

17、在示例性的實施方式中，所述位線具有沿著第二方向間隔分布且朝向所述襯底延伸的多個突出部。

18、在示例性的實施方式中，還包括沿著第二方向延伸的第一絕緣層和沿著第一方向延伸的第二絕緣層，所述第一絕緣層和所述第二絕緣層分隔所述多個第一半導體柱，所述第二絕緣層上具有凹槽，所述突出部位于所述凹槽中。

19、在示例性的實施方式中，在朝向所述襯底的方向上，所述第二半導體柱依次包括第一源/漏極、溝道以及第二源/漏極。

20、在示例性的實施方式中，還包括環(huán)繞所述溝道的柵極，所述柵極與所述溝道之間包括柵極絕緣層，所述柵極為所述字線的一部分。

21、在示例性的實施方式中，所述多個第二半導體柱呈陣列分布，沿所述第一方向屬于同一行或同一列間隔排列的多個第二半導體柱通過所述柵極絕緣層共同連接到一條字線。

22、在示例性的實施方式中，沿所述第二方向屬于同一行或同一列間隔排列的多個第一半導體柱共同連接到一條位線。

23、在示例性的實施方式中，還包括多個通孔，所述通孔延伸穿過所述第二隔離層、所述字線、所述第一隔離層以及所述位線，所述通孔與所述第一半導體柱一一對應且與所述第一半導體柱遠離所述襯底的一端接觸，所述第二半導體柱位于所述通孔內。

24、在示例性的實施方式中，奇數(shù)行的多個第一半導體柱呈陣列分布，偶數(shù)行的多個第一半導體柱呈陣列分布，偶數(shù)行的多個第一半導體柱相對于奇數(shù)行的多個第一半導體柱在第二方向呈錯位分布，錯開的距離為相鄰兩個第一半導體柱之間的距離的一半。

25、在示例性的實施方式中，所述位線依次連接呈陣列分布的奇數(shù)行的第一半導體柱和朝向所述第一方向反方向錯位的偶數(shù)行的第一半導體柱，或者所述位線依次連接呈陣列分布的奇數(shù)行的第一半導體柱和朝向所述第一方向錯位的偶數(shù)行的第一半導體柱，所述位線為曲線。

26、在另一方面，本技術的示例性實施方式提供了一種半導體器件的制造方法，包括下述步驟：

27、提供襯底；

28、在所述襯底中形成有橫縱交叉的溝槽，沿著第一方向和第二方向延伸的所述溝槽之間形成多個第一半導體柱；

29、在所述多個第一半導體柱上沉積導電層，對導電層進行圖案化處理，形成多條位線，每條位線與多個第一半導體柱的端部連接；

30、在所述位線上方依次形成第一隔離層、犧牲層和第二隔離層；

31、在所述第二隔離層的上表面形成貫穿所述第二隔離層、所述犧牲層、所述第一隔離層、所述位線的通孔，所述通孔延伸到所述第一半導體柱；

32、在所述通孔露出的第一半導體柱上通過外延生長工藝形成所述第二半導體柱；

33、去除所述犧牲層，露出所述第二半導體柱的側壁，在露出的各所述第二半導體柱的側壁上依次形成柵極絕緣層和字線。

34、一些實施例中，形成位線還包括：

35、在所述溝槽中填充絕緣材料形成沿著第二方向延伸的第一絕緣層和沿著第一方向延伸的第二絕緣層，以分隔所述多個第一半導體柱；

36、在所述第二絕緣層上形成凹槽；

37、在所述多個第一半導體柱和所述凹槽上沉積導電層，對導電層進行圖案化處理，形成具有沿著第二方向間隔分布且朝向所述襯底延伸的多個突出部的多條位線。

38、一些實施例中，在形成多個第一半導體柱之前還包括：

39、對所述襯底進行摻雜形成p型輕摻雜區(qū)，作為第一摻雜區(qū)，形成位于p型輕摻雜區(qū)上的p型重摻雜的第二摻雜區(qū)，在所述p型重摻雜的第二摻雜區(qū)形成所述橫縱交叉的溝槽，以及沿著第一方向和第二方向延伸的所述溝槽之間形成多個第一半導體柱。

40、一些實施例中，在形成多個第一半導體柱之后還包括：

41、在所述第一半導體柱靠近所述位線的區(qū)域內進行n型重摻雜，形成n型重摻雜區(qū)。

42、一些實施例中，形成所述位線后或形成所述導電層后進行退火工藝，以形成位線和第一半導體柱之間的金屬硅化物區(qū)。

43、在又一方面，本技術的示例性實施方式提供了一種電子設備，包括上述半導體器件。

44、在示例性的實施方法中，電子設備可以包括智能電話、計算機、平板電腦、人工智能設備、可穿戴設備、成像系統(tǒng)等。

45、本技術通過在襯底中形成多個第一半導體柱，然后在多個第一半導體柱之上制備位線。這種方法可以有效減少位線底部的pn結電容的面積，進而降低位線的結電容，有助于增加感測放大器的感測窗口。

46、本技術的其它特征和優(yōu)點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本技術而了解。本技術的其他優(yōu)點可通過在說明書以及附圖中所描述的方案來實現(xiàn)和獲得。