本申請涉及集成電路領(lǐng)域，特別是涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法。

背景技術(shù)：

1、隨著集成電路的集成度越來越高，半導(dǎo)體器件也趨向于高密度和微小型化發(fā)展，其中金屬氧化物半導(dǎo)體（metal-oxide-semiconductor，簡稱mos）晶體管是集成電路芯片中的一種重要半導(dǎo)體器件。閾值電壓（vt）和柵極電阻（rs_poly）是mos晶體管的重要的電性參數(shù)。集成電路的核心電路（core）中的低壓金屬氧化物半導(dǎo)體（lv?mos）晶體管和輸入/輸出電路（io）中的中壓金屬氧化物半導(dǎo)體（mv?mos）晶體管之間具有不同的電性參數(shù)需求。相關(guān)技術(shù)中，通常會(huì)通過控制柵介質(zhì)層的厚度以及柵極預(yù)注入等方式，以對mos晶體管的電性參數(shù)進(jìn)行控制。

2、然而，在這些常規(guī)方法中，對于集成電路中不同的器件區(qū)域，需要進(jìn)行多次掩膜版定義，并分別形成不同柵極結(jié)構(gòu)或者對不同柵極結(jié)構(gòu)進(jìn)行單獨(dú)的離子注入工藝，容易增大集成電路的制作工藝的復(fù)雜度并且會(huì)造成成本的提高。

技術(shù)實(shí)現(xiàn)思路

1、基于此，本申請實(shí)施例提供了一種半導(dǎo)體結(jié)構(gòu)及其制造方法，以在無需進(jìn)行額外引入的掩膜版的前提下，對集成電路中不同類型的晶體管的電學(xué)參數(shù)進(jìn)行單獨(dú)調(diào)控，從而有利于簡化工體步驟并提高集成電路的電學(xué)性能。

2、為了實(shí)現(xiàn)上述目的，一方面，本申請一些實(shí)施例提供了一種半導(dǎo)體結(jié)構(gòu)的制造方法。該制造方法包括：提供基底；所述基底的一側(cè)形成有沿平行于所述基底的第一方向分布的至少一個(gè)第一晶體管和至少一個(gè)第二晶體管；所述第一晶體管包括第一柵極，所述第二晶體管包括第二柵極；于所述基底的一側(cè)形成光刻膠層，所述光刻膠層覆蓋所述基底、所述第一晶體管和所述第二晶體管；其中，所述光刻膠層在所述第一柵極上具有第一目標(biāo)厚度，在所述第二柵極上具有第二目標(biāo)厚度；所述第一目標(biāo)厚度小于所述第二目標(biāo)厚度；于所述光刻膠層的頂部以及所述第一柵極的頂部形成離子摻雜區(qū)。

3、在一些實(shí)施例中，所述離子摻雜區(qū)的注入深度在所述光刻膠層內(nèi)的各處均相等。

4、在一些實(shí)施例中，所述離子摻雜區(qū)具有目標(biāo)注入深度；所述目標(biāo)注入深度大于所述第一目標(biāo)厚度且小于所述第二目標(biāo)厚度。

5、在一些實(shí)施例中，所述離子摻雜區(qū)與所述第二柵極在垂直于所述基底的方向上存在間隔。

6、在一些實(shí)施例中，所述第一柵極在平行于所述基底的方向上的縱截面積小于所述第二柵極在平行于所述基底的方向上的縱截面積。

7、在一些實(shí)施例中，所述第一晶體管的工作電壓小于所述第二晶體管的工作電壓。

8、在一些實(shí)施例中，在所述于所述光刻膠層的頂部以及所述第一柵極的頂部形成離子摻雜區(qū)之后，所述制造方法還包括：去除所述光刻膠層以及所述光刻膠層內(nèi)的所述離子摻雜區(qū)。

9、另一方面，本申請還根據(jù)一些實(shí)施例，提供了一種半導(dǎo)體結(jié)構(gòu)；該半導(dǎo)體結(jié)構(gòu)可以由上述一些實(shí)施例中的半導(dǎo)體結(jié)構(gòu)的制造方法制備得到。所述半導(dǎo)體結(jié)構(gòu)包括基底、光刻膠層和離子摻雜區(qū)。所述基底的一側(cè)具有沿第一方向分布的至少一個(gè)第一晶體管和至少一個(gè)第二晶體管；所述第一晶體管包括第一柵極，所述第二晶體管包括第二柵極；光刻膠層位于所述基底的一側(cè)，所述光刻膠層覆蓋所述基底、所述第一晶體管和所述第二晶體管；其中，所述光刻膠層在所述第一柵極上具有第一目標(biāo)厚度，在所述第二柵極上具有第二目標(biāo)厚度；所述第一目標(biāo)厚度小于所述第二目標(biāo)厚度；離子摻雜區(qū)位于所述光刻膠層的頂部以及所述第一柵極的頂部。

10、在一些實(shí)施例中，所述離子摻雜區(qū)具有目標(biāo)注入深度；所述目標(biāo)注入深度大于所述第一目標(biāo)厚度且小于所述第二目標(biāo)厚度。

11、在一些實(shí)施例中，所述光刻膠層以及所述光刻膠層內(nèi)的所述離子摻雜區(qū)用于在所述離子摻雜區(qū)形成后去除。

12、本申請實(shí)施例可以/至少具有以下優(yōu)點(diǎn)：

13、本申請實(shí)施例中，通過形成光刻膠層，并使其在第一晶體管的第一柵極上具有第一目標(biāo)厚度、使其在第二晶體管的第二柵極上具有第二目標(biāo)厚度，且第一目標(biāo)厚度小于第二目標(biāo)厚度。如此，可以根據(jù)第一目標(biāo)厚度和第二目標(biāo)厚度對離子摻雜區(qū)的注入深度進(jìn)行控制，使得離子摻雜區(qū)能夠只形成于第一柵極的頂部而不對第二柵極進(jìn)行離子摻雜，從而實(shí)現(xiàn)對集成電路中的第一晶體管的電學(xué)參數(shù)（包括閾值電壓和/或柵極電阻等）進(jìn)行單獨(dú)調(diào)控而不影響第二晶體管的電學(xué)性質(zhì)，并且無需針對集成電路中不同晶體管所在的不同器件區(qū)域進(jìn)行單獨(dú)的掩膜版定義，有效簡化了工藝步驟、降低了工藝難度，在此基礎(chǔ)上還有利于對集成電路中的不同晶體管的電學(xué)參數(shù)進(jìn)行精確調(diào)控，從而有利于提高集成電路的電學(xué)性能。

14、本申請的一個(gè)或多個(gè)實(shí)施例的細(xì)節(jié)在下面的附圖和描述中提出。本申請的其他特征、目的和優(yōu)點(diǎn)將從說明書、附圖以及權(quán)利要求書變得明顯。

技術(shù)特征：

1.一種半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，所述離子摻雜區(qū)的注入深度在所述光刻膠層內(nèi)的各處均相等。

3.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，所述離子摻雜區(qū)具有目標(biāo)注入深度；所述目標(biāo)注入深度大于所述第一目標(biāo)厚度且小于所述第二目標(biāo)厚度。

4.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，所述離子摻雜區(qū)與所述第二柵極在垂直于所述基底的方向上存在間隔。

5.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，所述第一柵極在平行于所述基底的方向上的縱截面積小于所述第二柵極在平行于所述基底的方向上的縱截面積。

6.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，所述第一晶體管的工作電壓小于所述第二晶體管的工作電壓。

7.根據(jù)權(quán)利要求1所述的半導(dǎo)體結(jié)構(gòu)的制造方法，其特征在于，在所述于所述光刻膠層的頂部以及所述第一柵極的頂部形成離子摻雜區(qū)之后，所述制造方法還包括：

8.一種半導(dǎo)體結(jié)構(gòu)，其特征在于，包括：

9.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述離子摻雜區(qū)具有目標(biāo)注入深度；所述目標(biāo)注入深度大于所述第一目標(biāo)厚度且小于所述第二目標(biāo)厚度。

10.根據(jù)權(quán)利要求8所述的半導(dǎo)體結(jié)構(gòu)，其特征在于，所述光刻膠層以及所述光刻膠層內(nèi)的所述離子摻雜區(qū)用于在所述離子摻雜區(qū)形成后去除。

技術(shù)總結(jié)
本申請涉及一種半導(dǎo)體結(jié)構(gòu)及其制造方法；該半導(dǎo)體結(jié)構(gòu)的制造方法包括：提供基底；基底的一側(cè)形成有沿平行于基底的第一方向分布的至少一個(gè)第一晶體管和至少一個(gè)第二晶體管；第一晶體管包括第一柵極，第二晶體管包括第二柵極；于基底的一側(cè)形成光刻膠層，光刻膠層覆蓋基底、第一晶體管和第二晶體管；其中，光刻膠層在第一柵極上具有第一目標(biāo)厚度，在第二柵極上具有第二目標(biāo)厚度；第一目標(biāo)厚度小于第二目標(biāo)厚度；于光刻膠層的頂部以及第一柵極的頂部形成離子摻雜區(qū)。本申請能夠在無需進(jìn)行額外引入的掩膜版的前提下，對集成電路中不同類型的晶體管的電學(xué)參數(shù)進(jìn)行單獨(dú)調(diào)控，從而有利于簡化工體步驟并提高集成電路的電學(xué)性能。

技術(shù)研發(fā)人員：齊棟洋,唐斯師,李釗
受保護(hù)的技術(shù)使用者：上海積塔半導(dǎo)體有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/5/8