用于振蕩器電路的低電源敏感度的偏置電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)領(lǐng)域，特別是指一種配置用于振蕩器電路的低電 源敏感度的偏置電路。
【背景技術(shù)】
[0002] RC振蕩器是數(shù)字電路中非常重要的組成部分，其原理是利用一個(gè)穩(wěn)定的電流對(duì)電 容充電，電容上下極板電壓之差與兩個(gè)標(biāo)準(zhǔn)電壓相比較，所以振蕩電路包含有充放電電路、 比較器電路、偏置電路等，其結(jié)構(gòu)框圖如圖1所示，偏置電路分別給充放電電路及比較電路 提供充電電流和比較電流，比較電路將比較結(jié)果提供給DFF緩沖器，輸出振蕩頻率。
[0003] 對(duì)于RC振蕩器主要注意的是以下的幾點(diǎn)：頻率隨溫度的變化率、頻率隨電源電壓 的變化率以及頻率隨工藝的變化率。一種常見(jiàn)的偏置電路如圖2所示，包含有第一~第三 PM0S，以及第一及第二NM0S。兩個(gè)NM0S柵極并聯(lián)形成輸入極Iin，第一~第三PM0S的源極 接電源，第二PMOSP2以及第三PMOSP3的漏極形成兩路比較電流Icmp輸出給比較器電路 的兩路鏡像電流源，Icmp電流大小受Iin的調(diào)控，電路結(jié)構(gòu)簡(jiǎn)單，沒(méi)有反饋網(wǎng)絡(luò)，當(dāng)電源電 壓Vdd不是很穩(wěn)定時(shí)，會(huì)影響到P2及P3的輸出，進(jìn)而影響到最后的輸出頻率的穩(wěn)定。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種用于振蕩器電路的低電源敏感度的偏置 電路，減小振蕩器的輸出頻率對(duì)電源的敏感度。
[0005] 為解決上述問(wèn)題，本發(fā)明所述的低電源敏感度的偏置電路，包含有第一~第五共5 個(gè)NM0S，以及第一~第五共5個(gè)PM0S;
[0006] 所述的第一~第五NM0S的源極全部接地，第一NM0S的柵極與漏極短接成為電流 輸入端；第一~第三NM0S的柵極并聯(lián)在一起，第一、第二以及第五PM0S的柵極短接在一起， 第一、第二以及第五PM0S的源極短接并接電源，第一PM0S的柵極與漏極短接之后接第二 NM0S的漏極，第三PM0S的源極接第二PM0S的漏極，第四PM0S的柵極接第二PM0S的漏極， 第四PM0S的源極接電源，第三PM0S的柵極與第四PM0S的漏極短接之后與第三NM0S的漏 極相連；
[0007] 第四與第五NM0S的柵極相連且第五NM0S的柵極與漏極短接之后接第五PM0S的 漏極，第四NM0S的漏極接第三PM0S的漏極。
[0008] 進(jìn)一步地，所述第一~第四PM0S采用溝道長(zhǎng)度為實(shí)施工藝的最小溝道長(zhǎng)度的20 倍的PM0S器件，減小溝道長(zhǎng)度調(diào)制效應(yīng)。
[0009] 進(jìn)一步地，所述的第五PM0S、第四及第五NM0S采用實(shí)施工藝的最小溝道長(zhǎng)度的 M0S器件，使得溝道長(zhǎng)度調(diào)制效應(yīng)明顯。
[0010] 本發(fā)明所述的一種用于振蕩器電路的低電源敏感度的偏置電路，通過(guò)P3、P4管形 成負(fù)反饋網(wǎng)絡(luò)，增加了輸出阻抗，提高了第三PM0S的漏極電流Ip的穩(wěn)定性，所述第三PM0S 的漏極電流Ip與第四NM0S漏極電流In之差為輸出電流Icmp，為比較器電路提供偏置電 流，通過(guò)設(shè)置Ip與In的電流比例，可以得到不隨電源電壓變化的偏置電流Icmp，從而降低 振蕩器輸出頻率的敏感度。
【附圖說(shuō)明】
[0011] 圖1是振蕩器原理框圖。
[0012] 圖2是現(xiàn)有的振蕩器偏置電路及比較器電路示意圖。
[0013] 圖3是本發(fā)明振蕩器偏置電路及比較器電路示意圖。
[0014] 圖4是本發(fā)明與現(xiàn)有電路特性曲線示意圖。
【具體實(shí)施方式】
[0015] 本發(fā)明所述的低電源敏感度的有源晶振偏置電路，如圖3所示，包含有第一~第 五共5個(gè)NMOS(N1~N5)，以及第一~第五共5個(gè)PMOS(P1~P5)。
[0016] 所述的第一~第五NM0S的源極全部接地，第一NMOSN1的柵極與漏極短接成為電 流輸入端，輸入電流Iin;第一~第三NM0S的柵極并聯(lián)在一起，第一、第二以及第五PM0S的 柵極短接在一起，第一、第二以及第五PM0S的源極短接并接電源Vdd，第一PM0S的柵極與漏 極短接之后接第二NM0S的漏極，第三PM0S的源極接第二PM0S的漏極，第四PM0S的柵極接 第二PM0S的漏極，第四PM0S的源極接電源Vdd，第三PM0S的柵極與第四PM0S的漏極短接 之后與第三NM0S的漏極相連。
[0017] 第四與第五NM0S的柵極相連且第五NM0S的柵極與漏極短接之后接第五PM0S的 漏極，第四NM0S的漏極接第三PM0S的漏極。
[0018] 以上為所述偏置電路的連接結(jié)構(gòu)說(shuō)明。所述第一~第四PM0S采用大溝道長(zhǎng)度L1 的PM0S器件，減小溝道長(zhǎng)度調(diào)制效應(yīng)。所述的第五PMOSP5、第四及第五NM0S沒(méi)有采用負(fù) 反饋的形式，并且采用小溝道長(zhǎng)度L2(L1~20*L2)的M0S器件，溝道效應(yīng)明顯（溝道長(zhǎng)度 能實(shí)施的最小值取決于采用的工藝）。輸出到比較器的電流Icmp等于第三PM0S漏極電流 Ip與第四NM0S漏極電流In之差。
[0019] 第三PMOSP3以及第四PMOSP4形成負(fù)共源共柵反饋網(wǎng)絡(luò)，增強(qiáng)輸出阻抗。
[0020] 如圖3中所示，第三PMOSP3的漏極輸出電流Ip，第四NMOSN4的漏極輸入電流 In，輸出電流Icmp為：
[0021] Icmp=Ip-In；
[0022] 由于P3管的溝長(zhǎng)遠(yuǎn)大于N4管的溝長(zhǎng)，P3管的溝道長(zhǎng)度調(diào)制效應(yīng)就遠(yuǎn)小于N4管 的溝道長(zhǎng)度調(diào)制效應(yīng)，且電流Ip的產(chǎn)生采用共源共柵負(fù)反饋形式，故，P3流出的電流Ip隨 電源電壓的變化率小于N4的電流In隨電源電壓的變化率，SP:
[0023] (AIp/AVdd) < (AIn/AVdd)；
[0024] 通過(guò)仿真，可得到：
[0025] (AIn/AVdd) =n* (AIp/AVdd)；
[0026] 為了使得：
[0027] AIcmp=AIp-AIn=Ip* (AIp/AVdd) -In* (AIn/AVdd) = 0 ;
[0028] 設(shè)置鏡像電流源的尺寸比例為：
[0029]
[0030] 通過(guò)上述的設(shè)定，減小偏置電路對(duì)電源電壓Vdd的敏感度，進(jìn)而減小了比較器電 路的輸出對(duì)電源電壓的敏感度，增強(qiáng)了振蕩器輸出頻率對(duì)Vdd變化的免疫能力，提高了穩(wěn) 定性。
[0031] 如圖4所示，是本發(fā)明與傳統(tǒng)偏置電路的Icmp與Vdd的變化示意圖，橫坐標(biāo)為Vdd電壓，縱坐標(biāo)對(duì)應(yīng)的是比較電流Icmp，設(shè)定Vdd的變化范圍為1. 35~1. 65V，從圖中的曲 線可以看出，傳統(tǒng)設(shè)計(jì)的偏置電路的曲線斜率較大，其Icmp的對(duì)應(yīng)變化率約為-3. 63%~ 3. 49%，而經(jīng)過(guò)改進(jìn)的本發(fā)明偏置電路的Icmp相應(yīng)變化率為-1.87%~1. 14%，相比于傳 統(tǒng)的設(shè)計(jì)，本發(fā)明的偏置電路對(duì)Vdd的抗干擾能力提高了 50%。
[0032] 以上僅為本發(fā)明的優(yōu)選實(shí)施例，并不用于限定本發(fā)明。對(duì)于本領(lǐng)域的技術(shù)人員來(lái) 說(shuō)，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同 替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1. 一種用于振蕩器電路的低電源敏感度的偏置電路，其特征在于：包含有第一~第五 共5個(gè)NMOS，以及第一~第五共5個(gè)PMOS; 所述的第一~第五NMOS的源極全部接地，第一NMOS的柵極與漏極短接成為電流輸入 端；第一~第三NMOS的柵極并聯(lián)在一起，第一、第二以及第五PMOS的柵極短接在一起，第 一、第二以及第五PMOS的源極短接并接電源，第一PMOS的柵極與漏極短接之后接第二NMOS 的漏極，第三PMOS的源極接第二PMOS的漏極，第四PMOS的柵極接第二PMOS的漏極，第四 PMOS的源極接電源，第三PMOS的柵極與第四PMOS的漏極短接之后與第三NMOS的漏極相 連； 第四與第五NMOS的柵極相連且第五NMOS的柵極與漏極短接之后接第五PMOS的漏極， 第四NMOS的漏極接第三PMOS的漏極。2. 如權(quán)利要求1所述的用于振蕩器電路的低電源敏感度的偏置電路，其特征在于：所 述第一~第四PMOS采用溝道長(zhǎng)度為實(shí)施工藝的最小溝道長(zhǎng)度的20倍的PMOS器件，減小溝 道長(zhǎng)度調(diào)制效應(yīng)。3. 如權(quán)利要求1所述的用于振蕩器電路的低電源敏感度的偏置電路，其特征在于：所 述的第五PM0S、第四及第五NMOS采用實(shí)施工藝的最小溝道長(zhǎng)度的MOS器件。4. 如權(quán)利要求1所述的用于振蕩器電路的低電源敏感度的偏置電路，其特征在于：所 述第三PMOS的漏極電流為比較器電路鏡像電流源的輸入電流。
【專利摘要】本發(fā)明公開(kāi)了一種用于振蕩器的低電源敏感度的偏置電路,包含5個(gè)NMOS和5個(gè)PMOS；5個(gè)NMOS的源極全部接地，第一NMOS的柵極與漏極短接，為電流輸入端；第一～第三NMOS的柵極接同一電位，第一、第二以及第五PMOS的柵極接同一電位，第一、第二以及第五PMOS的源極短接并接電源，第一PMOS的柵極與漏極短接之后接第二NMOS的漏極，第三PMOS的源極接第二PMOS的漏極，第四PMOS的柵極接第二PMOS的漏極，第四PMOS的源極接電源，第三PMOS的柵極與第四PMOS的漏極短接之后與第三NMOS的漏極相連；第四與第五NMOS的柵極相連且第五NMOS的柵極與漏極短接之后接第五PMOS的漏極，第四NMOS的漏極接第三PMOS的漏極。本發(fā)明可得到不隨電源電壓變化的輸出電流，增強(qiáng)輸出頻率的穩(wěn)定性。
【IPC分類】H03B5/04, H03B5/24
【公開(kāi)號(hào)】CN105187012
【申請(qǐng)?zhí)枴緾N201510426753
【發(fā)明人】宏瀟
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司
【公開(kāi)日】2015年12月23日
【申請(qǐng)日】2015年7月20日