本實(shí)用新型涉及一種數(shù)據(jù)傳輸系統(tǒng)，特別是涉及一種基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)。
背景技術(shù)：
：在數(shù)據(jù)傳輸過程中，傳輸距離比較遠(yuǎn)，或者是為了節(jié)省硬件資源，往往采用串行通信，這樣就需要將上位機(jī)傳送的數(shù)據(jù)串行輸出到通信接口。串并轉(zhuǎn)換是FPGA設(shè)計(jì)的一個(gè)重要技巧，它是數(shù)據(jù)流處理的常用手段，也是面積與速度互換思想的直接體現(xiàn)。串并轉(zhuǎn)換的實(shí)現(xiàn)方法多種多樣，根據(jù)數(shù)據(jù)的排序和數(shù)量的要求，可以選用移位寄存器、RAM、SRAM、SDRAM等實(shí)現(xiàn)。在工業(yè)中，有時(shí)候被測(cè)系統(tǒng)和上位機(jī)有一定的距離，如果直接把測(cè)量的并行數(shù)據(jù)傳送到上位機(jī)，將會(huì)出現(xiàn)數(shù)據(jù)信號(hào)的衰減和信號(hào)延時(shí)問題，有可能使信號(hào)時(shí)序錯(cuò)位，從而達(dá)不到系統(tǒng)測(cè)試的要求。為此，需要研制一種高速實(shí)時(shí)的數(shù)據(jù)傳輸系統(tǒng)，用來完成被測(cè)數(shù)據(jù)無失真的、實(shí)時(shí)的、遠(yuǎn)距離與上位機(jī)的通信，并能接收上位機(jī)的控制指令，實(shí)現(xiàn)工作狀態(tài)的遠(yuǎn)程交互。技術(shù)實(shí)現(xiàn)要素：鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本實(shí)用新型的目的在于提供一種基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)，用于解決現(xiàn)有技術(shù)中存在的上述問題。為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本實(shí)用新型提供如下技術(shù)方案：一種基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)，至少包括：電源模塊、IO控制模塊、FPGA模塊、ARM控制模塊和上位機(jī)；所述FPGA模塊包括FPGA處理器、片外緩存模塊和時(shí)鐘控制模塊，所述的IO控制模塊、片外緩存模塊和時(shí)鐘控制模塊均分別與所述FPGA處理器相連；所述ARM控制模塊包括ARM控制器和與所述ARM控制器相連的存儲(chǔ)器；所述ARM控制器與FPGA處理器、上位機(jī)相連；電源模塊與所述的IO控制模塊、FPGA處理器和ARM控制器均相連。優(yōu)選地，所述電源模塊包括LDO電源和DCDC電源，所述LDO電源與FPGA處理器相連；所述DCDC電源與所述的IO控制模塊和ARM控制器均相連。優(yōu)選地，所述DCDC電源的輸出電壓為3.3V。優(yōu)選地，所述LDO電源的輸出電壓有1.2V和2.5V。優(yōu)選地，所述ARM控制器通過以太網(wǎng)接口將數(shù)據(jù)高速實(shí)時(shí)的傳輸給所述上位機(jī)。如上所述，本實(shí)用新型的基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)，具有以下有益效果：1）能夠完成被測(cè)數(shù)據(jù)無失真的、實(shí)時(shí)的、遠(yuǎn)距離與上位機(jī)的通信，并能接收上位機(jī)的控制指令，實(shí)現(xiàn)工作狀態(tài)的遠(yuǎn)程交互。2）速度快、功耗低、可靠性高、集成度高、管腳資源豐富、時(shí)鐘頻率高、編程配置靈活、易于重構(gòu)、開發(fā)周期短，以及設(shè)計(jì)費(fèi)用低。附圖說明圖1顯示為本實(shí)用新型的基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)示意圖。元件標(biāo)號(hào)說明1電源模塊2IO控制模塊3FPGA處理器4片外緩存模塊5時(shí)鐘控制模塊6ARM控制器7存儲(chǔ)器8上位機(jī)具體實(shí)施方式以下由特定的具體實(shí)施例說明本實(shí)用新型的實(shí)施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本實(shí)用新型的其他優(yōu)點(diǎn)及功效。請(qǐng)參閱圖1。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本實(shí)用新型可實(shí)施的限定條件，故不具技術(shù)上的實(shí)質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本實(shí)用新型所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本實(shí)用新型所揭示的技術(shù)內(nèi)容所能涵蓋的范圍內(nèi)。同時(shí)，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本實(shí)用新型可實(shí)施的范圍，其相對(duì)關(guān)系的改變或調(diào)整，在無實(shí)質(zhì)變更技術(shù)內(nèi)容下，當(dāng)亦視為本實(shí)用新型可實(shí)施的范疇。如圖1所示，本實(shí)用新型提供一種基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)，至少包括：電源模塊1、IO控制模塊2、FPGA模塊、ARM控制模塊和上位機(jī)8；所述的IO控制模塊2、FPGA模塊和ARM控制模塊均分別與所述電源模塊1相連；所述的IO控制模塊2、FPGA模塊、ARM控制模塊和上位機(jī)8依次相連。其中FPGA模塊作為數(shù)據(jù)預(yù)處理器，完成并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換等數(shù)據(jù)預(yù)處理任務(wù)；ARM控制模塊作為中央處理控制器，主要完成從FPGA處理器3中讀取已經(jīng)預(yù)處理好的數(shù)據(jù)，并通過以太網(wǎng)口完成與上位機(jī)8的實(shí)時(shí)通信任務(wù)。所述上位機(jī)8按照數(shù)據(jù)傳輸協(xié)議解調(diào)出各類物理變量，記錄并存儲(chǔ)。測(cè)試人員通過上位機(jī)8完成工作狀態(tài)的遠(yuǎn)程控制與各種信息交互任務(wù)。參考圖1，所述FPGA模塊包括FPGA處理器3、片外緩存模塊4和時(shí)鐘控制模塊5，所述的IO控制模塊2、片外緩存模塊4和時(shí)鐘控制模塊5均分別與所述FPGA處理器3相連；所述ARM控制模塊包括ARM控制器6和與所述ARM控制器6相連的存儲(chǔ)器7；所述ARM控制器6與FPGA處理器3、上位機(jī)8相連；優(yōu)選地，所述ARM控制器6通過以太網(wǎng)接口將數(shù)據(jù)高速實(shí)時(shí)的傳輸給所述上位機(jī)8。所述電源模塊1與所述的IO控制模塊2、FPGA處理器3和ARM控制器6均相連。參考圖1，所述電源模塊1包括LDO電源和DCDC電源，所述LDO電源與FPGA處理器3相連；所述DCDC電源與所述的IO控制模塊2和ARM控制器6均相連。所述DCDC電源的輸出電壓為3.3V。所述LDO電源的輸出電壓有1.2V和2.5V。所述片外緩存模塊4包括SRAM和SDRMM。本實(shí)用新型的基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)能夠完成被測(cè)數(shù)據(jù)無失真的、實(shí)時(shí)的、遠(yuǎn)距離與上位機(jī)8的通信，并能接收上位機(jī)8的控制指令，實(shí)現(xiàn)工作狀態(tài)的遠(yuǎn)程交互。另外，本基于FPGA和ARM實(shí)時(shí)控制的數(shù)據(jù)傳輸系統(tǒng)速度快、功耗低、可靠性高、集成度高、管腳資源豐富、時(shí)鐘頻率高、編程配置靈活、易于重構(gòu)、開發(fā)周期短，以及設(shè)計(jì)費(fèi)用低。上述實(shí)施例僅例示性說明本實(shí)用新型的原理及其功效，而非用于限制本實(shí)用新型。任何熟悉此技術(shù)的人士皆可在不違背本實(shí)用新型的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因此，凡所屬
技術(shù)領(lǐng)域：
中具有通常知識(shí)者在未脫離本實(shí)用新型所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本實(shí)用新型的權(quán)利要求所涵蓋。當(dāng)前第1頁1 2 3