用于產(chǎn)生延遲列選擇信號的存儲裝置和信號延遲電路的制作方法
【專利摘要】本發(fā)明提供一種用于產(chǎn)生延遲列選擇信號的存儲裝置和信號延遲電路。本發(fā)明所提供的信號延遲電路包括輸入反相器、第一反相器、電容器、第一晶體管、第二反相器和輸出反相器。輸入反相器接收輸入信號和輸出信號至第一反相器。電容器耦接至第一反相器的輸出端。第一晶體管的第二端耦接至第一反相器的輸出端，以及第一晶體管的第一端耦接至工作電壓。第二反相器的輸入端耦接至第一反相器的輸出端，且第二反相器的輸出端耦接至第一晶體管的控制端。輸出反相器用來產(chǎn)生延遲輸出信號。
【專利說明】用于產(chǎn)生延遲列選擇信號的存儲裝置和信號延遲電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種存儲裝置，且特別是有關(guān)于一種用于產(chǎn)生延遲列選擇信號(delayed column select signal)的存儲裝置和信號延遲電路。
【背景技術(shù)】
[0002]對于在現(xiàn)有技術(shù)中的存儲裝置(memory apparatus),當(dāng)存儲裝置執(zhí)行寫入操作時，在存儲裝置必須提供列選擇信號(column select signal)給感測放大器(senseamplifier)。列選擇信號是用來導(dǎo)通開關(guān)對(switch pair)以傳送數(shù)據(jù)和反相數(shù)據(jù)至感測放大器。重要的是，列選擇信號必須有一適當(dāng)?shù)拿}沖寬度，以保證正確的數(shù)據(jù)傳送到感測放大器。
[0003]請參閱圖1A，圖1A是在現(xiàn)有技術(shù)中的信號延遲電路100的電路圖。信號延遲電路100包括反相器IVl、反相器IV2和電容器Cl。反相器IVl具有用于接收一列選擇信號(column select signal) CS的輸入端，以及輸出端以f禹接到電容器Cl和反相器IV2的輸入端。電容器Cl耦接于反相器IVl的輸出端和參考電壓GND之間。反相器IVl的輸出產(chǎn)生一延遲列選擇信號(delayed column select signal) CSd。
[0004]請參閱圖1B和圖1A，其中圖1B是現(xiàn)有技術(shù)中的存儲裝置10。存儲裝置10中包括的信號延遲電路100、感測放大器11、開關(guān)SW1、開關(guān)SW2、數(shù)據(jù)輸入驅(qū)動器(data-1ndriveiODINVl和數(shù)據(jù)輸入驅(qū)動器DINV2。這里有一個問題，當(dāng)預(yù)定寫入數(shù)據(jù)具有與感測放大器11相反的極性，數(shù)據(jù)“O”的極性與數(shù)據(jù)“I”的極性相反，或反之亦然在存儲裝置10中擬被寫入到一個存儲單元(memory cell),并在感測放大器11中稱接至信號延遲電路100的P型晶體管MP (M0S晶體管)為較強(較快)的元件，而在數(shù)據(jù)輸入驅(qū)動器DINVl、DINV2及開關(guān)SW1、SW2中的N型晶體管(M0S晶體管)為較弱(較慢)的元件。較弱驅(qū)動器(在數(shù)據(jù)輸入驅(qū)動器DINVl、DINV2中的N型晶體管)和開關(guān)SW1、SW2 (它們是N型)必須與較強元件(在感測放大器11中的P型晶體管的MP)對抗，以將耦接至感測放大器的數(shù)據(jù)線拉低至相反的數(shù)位數(shù)據(jù)。因此，在這種情況下，延遲列選擇信號CSd需要具有較長的脈沖寬度。然而，在現(xiàn)有技術(shù)中，延遲列選擇信號CSd的脈沖寬度不能根據(jù)程序的變化而被最佳化，如此一來，存儲裝置的效率相應(yīng)減少。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種用于產(chǎn)生延遲列選擇信號的存儲裝置和信號延遲電路。
[0006]本發(fā)明提供一種信號延遲電路，用于根據(jù)其程序變化產(chǎn)生具有脈沖寬度變化的延遲輸出信號。
[0007]本發(fā)明提供了一種具有信號延遲電路的存儲裝置，以用于接收一列選擇信號，并提供延遲列選擇信號。其中，延遲列選擇信號的脈沖寬度是根據(jù)其程序變化而變化。
[0008]本發(fā)明所提供的信號延遲電路包括輸入反相器、第一反相器、電容器、第一晶體管、第二反相器和輸出反相器。輸入反相器用于接收輸入信號且輸出反相輸入信號至第一反相器。電容器耦接第一反相器的輸出端。第一晶體管具有第一端、第二端和控制端，且第一晶體管的第二端耦接至第一反相器的輸出端，且第一晶體管的第一端耦接至工作電壓。第二反相器的輸入端耦接至第一反相器的輸出端而第二反相器的輸出端耦接至第一晶體管的控制端。輸出反相器的輸入端耦接至第二反相器的輸出端，且在輸出反相器的輸出端產(chǎn)生一延遲輸出信號。
[0009]本發(fā)明所揭露的存儲裝置包括感測放大器、數(shù)據(jù)路徑開關(guān)和信號延遲電路。數(shù)據(jù)路徑開關(guān)耦接至感測放大器，且數(shù)據(jù)路徑開關(guān)用于接收一延遲列選擇信號。數(shù)據(jù)路徑開關(guān)根據(jù)延遲列選擇信號發(fā)送數(shù)據(jù)信號和反相數(shù)據(jù)信號至感測放大器。信號延遲電路耦接至數(shù)據(jù)路徑開關(guān)，且用于接收列選擇信號，并通過延遲列選擇信號產(chǎn)生所述延遲列選擇信號。本發(fā)明所提供的信號延遲電路包括輸入反相器、第一反相器、電容器、第一晶體管、第二反相器和輸出反相器。輸入反相器接收輸入信號和輸出信號至第一反相器。電容器I禹接至第一反相器的輸出端。第一晶體管具有第一端、第二端和控制端，且第一晶體管的第二端耦接至第一反相器的輸出端，且第一晶體管的第一端耦接至工作電壓。第二反相器的輸入端耦接至第一反相器的輸出端且第二反相器的輸出端耦接至第一晶體管的控制端。輸出反相器的輸入端I禹接至第二反相器的輸出端，且在輸出反相器的輸出端產(chǎn)生一延遲輸出信號。
[0010]因此，在本發(fā)明中揭露一種信號延遲電路的電路結(jié)構(gòu)，而信號延遲電路可以通過延遲所述信號延遲電路的輸入信號的第二邊緣(下降邊緣)一延遲時間來產(chǎn)生延遲輸出信號。其中在信號延遲電路中通過晶體管的程序參數(shù)來決定所述延遲時間。即，當(dāng)芯片之中嵌入信號延遲電路時，延遲輸出信號的脈沖寬度是根據(jù)不同的程序變化，且可以獲得延遲輸出信號的最佳脈沖寬度。
[0011]應(yīng)該理解的是，前面的一般描述和下面的詳細描述是示例性的，且旨在提供本發(fā)明所要求保護的權(quán)利要求的進一步解釋。
【專利附圖】

【附圖說明】
[0012]圖1A在現(xiàn)有技術(shù)中的信號延遲電路100的電路圖；
[0013]圖1B是現(xiàn)有技術(shù)中的存儲裝置10 ；
[0014]圖2A至圖2C是根據(jù)本發(fā)明實施例的多個信號延遲電路210，220，240的電路圖；
[0015]圖3是應(yīng)用信號延遲電路220的存儲裝置300的電路圖；
[0016]圖4是根據(jù)本發(fā)明的一個實施例的存儲裝置400的電路圖。
[0017]附圖標(biāo)記說明:
[0018]10、300、400:存儲裝置；
[0019]11、310、430:感測放大器；
[0020]100、210、220、240、410:信號延遲電路；
[0021]211、221、241:反相器;
[0022]420:數(shù)據(jù)路徑開關(guān)；
[0023]BIN:反相輸入信號；
[0024]C1、CP、CP1、CP2:電容器；
[0025]CS:列選擇信號(column select signal)；
[0026]CSd:延遲列選擇信號(delayed column select signal)；[0027]CSL:輸入信號；
[0028]CSLd:延遲輸出信號；
[0029]CT:端子；
[0030]DIN、Dl、DlB:數(shù)據(jù)信號；
[0031]DINB:反相數(shù)據(jù)信號；
[0032]DINVl、DINV2:數(shù)據(jù)輸入驅(qū)動器；
[0033]EN:使能信號；
[0034]GND:參考電壓；
[0035]IVl:反相器；
[0036]IV2:反相器(輸出反相器)；
[0037]IV3:輸入反相器；
[0038]M1、M2、M5、M6、T4、T5、T6:N 型晶體管；
[0039]MP、M3、M4、M7、M8、T1、T2、T3、T7:P 型晶體管；
[0040]OT:反相器的輸出端；
[0041]SW1、SW2:開關(guān)；
[0042]TG:通道閘；
[0043]Vcc:工作電壓。
【具體實施方式】
[0044]現(xiàn)將詳細參考本發(fā)明的實施例，并在附圖中說明所述實施例的實例。凡可能之處，在圖式及實施方式中使用相同標(biāo)號指代相同或類似部分。
[0045]請參閱圖2A,圖2A是根據(jù)本發(fā)明的一實施例的信號延遲電路(signal delaycircuit) 210的電路圖。信號延遲電路210包括輸入反相器(input inverter) IV3、反相器(inverter) 211、電容器(capacitor) CP、晶體管Tl、反相器IVl以及輸出反相器(outputinverter) IV2。輸入反相器IV3和反相器211形成輸入緩沖器(input buffer)。輸入反相器IV3接收一輸入信號CSL而輸入反相器IV3的輸出端耦接至反相器211。反相器211的輸入接收到來自輸入反相器IV3的輸出端的反相輸入信號(inverted input signal),并且反相器211的輸出端OT產(chǎn)生一反相輸入信號BIN。在這里請注意,在本實施方式中輸入反相器IV3可以被任何其他邏輯單元如NAND或NOR閘替換。
[0046]反相器211包括晶體管T3?T5。晶體管T3的第一端耦接至參考電壓，而在本實施例中參考電壓是工作電壓Vcc。晶體管T3的第二端耦接至反相器211的輸出端0T，并且晶體管T3的控制端耦接至輸入反相器IV3的輸出端和晶體管T4和T5的控制端。晶體管T4的第一端耦接至反相器211的輸出端0T，并且晶體管T4的第二端耦接至晶體管T5的第一端。此外，晶體管T5的第二端耦接至參考電壓GND。在本實施例中，參考電壓GND是接地電壓。
[0047]電容器CP耦接至反相器211的輸出端0T，并與以工作電壓Vcc串接。晶體管Tl的第一端耦接至工作電壓Vcc，晶體管Tl的第二端耦接至反相器211的輸出端OT而晶體管Tl的控制端耦接至反相器IVl的輸出端。此外，反相器IVl的輸入端耦接至反相器211的輸出端0T。在圖2A，晶體管Tl和反相器IVl形成閂鎖電路，且電容器CP是通過P型晶體管T2形成MOS電容器。其中，晶體管Τ2的第一端和第二端一起耦接至工作電壓Vcc，而晶體管T2的控制端耦接至反相器的輸出端0T。
[0048]在本實施例中，如果P型晶體管Tl?T3為較強(較快)的元件，而N型晶體管T4?T5為較弱(較慢)的元件。當(dāng)輸入信號CSL輸入至信號延遲電路210變化到邏輯高(“I”)電平，反相器的輸出端OT上的信號根據(jù)晶體管Tl?T3的高驅(qū)動電流可以迅速被拉到邏輯高電平(“I”)。然后，當(dāng)輸入信號CSL輸入至信號的延遲電路210從邏輯高電平變化至邏輯低電平(“O”)時，較弱的元件(N型晶體管T4和T5)緩慢下拉在反相器的輸出端OT的電壓。且由于反相器211必須對抗強Tl以將BIN拉到低電平。因此，延遲所述輸入信號CSL的下降邊緣以用于產(chǎn)生延遲輸出信號CSLd更寬的正脈沖。反相輸入信號BIN的正脈沖寬度是長于輸入信號CSL的正脈沖寬度，且延遲輸出信號CSLd的正脈沖寬度也是長于輸入信號CSL。
[0049]與此相反，如果P型晶體管Tl?T3為較弱(較慢)的元件，而N型晶體管T4?T5為較強(較快)的元件。當(dāng)輸入信號CSL輸入到信號延遲電路210變化到邏輯高(“I”)電平，反相器的輸出端OT上的信號根據(jù)低晶體管Tl?T3的驅(qū)動電流可以慢慢被拉到邏輯高電平(“I”)。然后，當(dāng)輸入信號CSL輸入到信號延遲電路210從邏輯高電平變化為邏輯低電平(“0”)，較強的元件(N型晶體管T4和T5)迅速下拉反相器的輸出端OT的電壓。也就是說，反相輸入信號BIN的正脈沖寬度是小于輸入信號CSL的正脈沖寬度，且延遲輸出信號CSLd的正脈沖寬度也是小于輸入信號CSL。
[0050]請參閱圖2B，圖2B是根據(jù)本發(fā)明的另一實施例的信號延遲電路220的電路圖。信號延遲電路220包括輸入反相器IV3、反相器221、電容器CP、晶體管Tl、T6和T7、反相器IVl和輸出反相器IV2。不同于信號延遲電路210，信號延遲電路220還包括晶體管T6和T7。晶體管T6的第一端耦接至晶體管T4和T5的耦接之處，晶體管T6的控制端耦接至反相器221的輸出端0T，晶體管T6的第二端耦接至晶體管T7的第一端。此外，晶體管T7的第二端耦接至工作電壓Vcc而晶體管T7的控制端耦接至參考電壓GND。
[0051]在本實施例中，晶體管T6是N型晶體管，晶體管T7是P型晶體管。如果在P型晶體管T7為較強(較快)的元件，而N型晶體管T6為較弱(較慢)的元件。當(dāng)輸入信號CSL保持邏輯高電平，反相器221的輸出端OT的電壓電平是等于邏輯高電平。因此，晶體管T6導(dǎo)通，而晶體管T7提供一個通過晶體管T6的上拉電流以拉起耦接至晶體管T4和T5的晶體管T6的端子CT上的電壓電平。然后，當(dāng)輸入信號CSL從邏輯高電平改變?yōu)檫壿嫷碗娖綍r，導(dǎo)通晶體管T4，并保持在端子CT的電荷以提供給反相器的輸出端0T。如此一來，反相輸入信號BIN的正脈沖寬度相應(yīng)地增加，且對應(yīng)地增加延遲輸出信號CSLd的正脈沖寬度。請注意，信號延遲電路220通過晶體管T6、T7產(chǎn)生延遲以延遲輸入信號CSL，但是，當(dāng)P型元件為較強且N型元件為較弱時，所述延遲是不增加的。當(dāng)強的P型元件和弱的N型元件，晶體管Tl是一個增加了延遲的晶體管，因為晶體管T4必須對抗較強的晶體管Tl以將反相輸入信號的BIN拉至接地電壓。
[0052]請參閱圖2C，圖2C是根據(jù)本發(fā)明的又一實施例的信號延遲電路240的電路圖。信號延遲電路240包括反相器241、電容器CPl和CP2、晶體管Tl、T6和T7、反相器IVl、輸出反相器IV2、輸入反相器IV3以及通道閘(pass gate) TG0不同于信號延遲電路220,信號延遲電路240進一步包括電容器CP2和通道閘TG。電容器CP2的第一端耦接至工作電壓Vcc，而電容器CP2的第二端耦接至通道閘TG的第一端。通道閘TG的第二端耦接至反相器的輸出端OT,且通過使能信號(enable signal) EN控制通道閘TG。當(dāng)使能信號EN導(dǎo)通通道閘TG，電容器CP2的第二端通過通道閘TG連接到反相器的輸出端0T。通過P型晶體管形成電容器CP2，并且當(dāng)P型晶體管是較強的元件時，能引起延遲輸出信號CSLd的正脈沖的寬度較寬。
[0053]請參閱圖2B和圖3，其中圖3是應(yīng)用信號延遲電路220的存儲裝置300的電路圖。信號延遲電路220耦接至開關(guān)SWl和SW2。通過信號延遲電路220所產(chǎn)生的延遲輸出信號CSLd控制開關(guān)SWl和SW2。此外，開關(guān)SWl和SW2分別耦接至數(shù)據(jù)輸入驅(qū)動器DINVl和DINV2，且開關(guān)SWl和SW2根據(jù)延遲輸出信號CSLd傳輸數(shù)據(jù)DIN和DINB至感測放大器310。如果在P型晶體管Tl、T3和T7為較強(較快)的元件，而N型晶體管T4?T6為較弱(較慢)的元件，在感測放大器310中的P型晶體管MP也是較強(較快)的元件。信號延遲電路220提供具有更寬的正脈沖寬度的延遲輸出信號CSLd，如此一來，開關(guān)SW1、SW2完全保持較長的，由于更寬的正脈沖寬度，因此當(dāng)數(shù)據(jù)DIN為邏輯低電平時，數(shù)據(jù)輸入驅(qū)動器DINVl具有更長時間而成功地將數(shù)據(jù)信號Dl拉低至接地電壓。
[0054]請參閱圖4，圖4是根據(jù)本發(fā)明的一個實施例的存儲裝置400的電路圖。存儲裝置400包括信號延遲電路410、數(shù)據(jù)路徑開關(guān)420和感測放大器430。通過晶體管M3?M8形成感測放大器430。信號延遲電路410耦接至數(shù)據(jù)路徑開關(guān)420，且信號延遲電路410接收輸入信號CSL并且產(chǎn)生延遲輸出信號CSLd。延遲輸出信號CSLd被提供給晶體管Ml和M2的閘極，且根據(jù)延遲輸出信號CSLd導(dǎo)通或關(guān)閉晶體管Ml和M2。數(shù)據(jù)輸入驅(qū)動器DINVl和DINV2分別地接收數(shù)據(jù)信號DIN和反相數(shù)據(jù)信號DINB，且當(dāng)晶體管Ml和M2導(dǎo)通時分別地提供數(shù)據(jù)信號Dl和DlB給感測放大器430的數(shù)據(jù)線。數(shù)據(jù)輸入驅(qū)動器DINVl和DINV2為寫入器驅(qū)動電路(writer-driving circuit)而用于感測放大器430。
[0055]當(dāng)執(zhí)行寫入操作時，數(shù)據(jù)輸入驅(qū)動器DINVl和DINV2通過晶體管Ml和M2所形成的開關(guān)來驅(qū)動數(shù)據(jù)信號DIN和反相數(shù)據(jù)信號DINB，而通過正脈沖延遲輸出信號CSLd啟動晶體管Ml和M2。如果數(shù)據(jù)信號DIN等于邏輯低電平，感測放大器430上的數(shù)據(jù)信號Dl應(yīng)該被下拉到邏輯低電平。即，當(dāng)數(shù)據(jù)信號Dl具有相反極性時，數(shù)據(jù)輸入驅(qū)動器DINVl必須對抗晶體管M3以下拉數(shù)據(jù)信號Dl。如果晶體管M3為強的P型晶體管，而晶體管Ml和數(shù)據(jù)輸入驅(qū)動器DINVl中的N型晶體管為弱的N型元件，晶體管Ml的導(dǎo)通時間必須延長，以確保數(shù)據(jù)信號Dl被完全地拉至低電平。
[0056]通過信號延遲電路210、220或240可以實現(xiàn)信號延遲電路410，并且信號延遲電路210,220或240提供延遲輸出信號CSLd以成為延遲列信號。根據(jù)關(guān)于圖2A、2B、2C的討論，可以增加通過延遲電路410所產(chǎn)生的延遲列信號的正脈沖寬度，并且可以成功地拉低數(shù)據(jù)信號D1。
[0057]綜上所述，在本發(fā)明中，根據(jù)存儲裝置所屬的芯片的程序變化來產(chǎn)生延遲列選擇信號?？梢员ＷC提供給感測放大器的數(shù)據(jù)正確性，且對于存儲裝置的寫入時間也可以最佳化?？梢愿纳拼鎯ρb置的效率。
[0058]最后應(yīng)說明的是:以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解:其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換,并不使相應(yīng)技術(shù)方案的本質(zhì)脫罔本發(fā)明各實施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種信號延遲電路，其特征在于，包括: 一輸入反相器，用于接收一輸入信號，并輸出一反相輸入信號； 一第一反相器，其具有輸入端和輸出端，該第一反相器的輸入端稱接至該輸入反相器以用于接收該反相輸入信號； 一第一電容器，稱接至該第一反相器的輸出端； 一第一晶體管，其具有第一端、第二端和控制端，該第一晶體管的第二端耦接至該第一反相器的輸出端，且該第一晶體管的第一端耦接至一第一參考電壓； 一第二反相器，該第二反相器的輸入端耦接至該第一反相器的輸出端，且該第二反相器的輸出端耦接至該第一晶體管的控制端； 一輸出反相器，該輸出反相器的輸入端耦接至該第二反相器的輸出端，且在該輸出反相器的輸出端產(chǎn)生一延遲輸出信號。
2.根據(jù)權(quán)利要求1所述的信號延遲電路，其特征在于，該第一電容器包括: 一第二晶體管，其具有第一端、第二端和控制端，該第二晶體管的控制端耦接至該第一反相器的輸出端，該第二晶體管的第一端和第二端耦接至該第一參考電壓。
3.根據(jù)權(quán)利要求2所述的信號延遲電路，其特征在于，該第一晶體管和該第二晶體管為P型晶體管，且該第一參考電壓為一工作電壓。
4.根據(jù)權(quán)利要求1所述的信號延遲電路，其特征在于，該第一反相器包括: 一第三晶體管，其具有第`一端、第二端和控制端，該第三晶體管的第一端耦接至該第一參考電壓，該第三晶體管的第二端耦接至該第一反相器的輸出端； 一第四晶體管，其具有第一端、第二端和控制端，該第四晶體管的第一端耦接至該第三晶體管的第二端，該第四晶體管的控制端耦接至該第三晶體管的控制端以用于接收該輸入信號；以及 一第五晶體管，其具有第一端、第二端和控制端，該第五晶體管的第一端耦接至該第四晶體管的第二端，該第五晶體管的控制端耦接至該第四晶體管的控制端，且該第五晶體管的第二端耦接至一第二參考電壓。
5.根據(jù)權(quán)利要求4所述的信號延遲電路，其特征在于，還包括: 一第六晶體管，其具有第一端、第二端和控制端，該第六晶體管的第一端耦接至該第四晶體管的第二端，該第六晶體管的控制端耦接至該第一反相器的輸出端；以及 一第七晶體管，其具有第一端、第二端和控制端，該第七晶體管的第一端耦接至該第六晶體管的第二端，該第七晶體管的控制端耦接至該第二參考電壓，且該第七晶體管的第二端耦接至該第一參考電壓。
6.根據(jù)權(quán)利要求5所述的信號延遲電路，其特征在于，該第三晶體管和該第七晶體管為P型晶體管，該第四晶體管、該第五晶體管和該第六晶體管皆為N型晶體管，且該第一參考電壓為一工作電壓，該第二參考電壓為一接地電壓。
7.根據(jù)權(quán)利要求3所述的信號延遲電路，其特征在于，還包括: 一第二電容器，該第二電容器的第一端耦接至該工作電壓； 一通道閘，該通道閘的第一端耦接至該第二電容器的第二端，該通道閘的第二端耦接至該第一反相器的輸出端，根據(jù)一控制信號導(dǎo)通或關(guān)閉該通道閘。
8.一種存儲裝置，其特征在于，包括:一感測放大器； 一數(shù)據(jù)路徑開關(guān)，耦接至該感測放大器，用于接收一延遲列選擇信號、一數(shù)據(jù)信號和一反相數(shù)據(jù)信號，該數(shù)據(jù)路徑開關(guān)根據(jù)該延遲列選擇信號發(fā)送該數(shù)據(jù)信號和該反相數(shù)據(jù)信號；以及 一信號延遲電路，耦接至該數(shù)據(jù)路徑開關(guān)，接收一列選擇信號，并通過延遲該列選擇信號產(chǎn)生該延遲列選擇信號，該信號延遲電路包括: 一第一反相器，接收該列選擇信號且輸出一緩沖輸入信號； 一第一電容器，稱接至該第一反相器的輸出端； 一第一晶體管，其具有第一端，第二端和控制端，該第一晶體管的第二端耦接至該第一反相器的輸出端，該第一晶體管的第一端耦接至一第一參考電壓； 一第二反相器，該第二反相器的輸入端耦接至該第一反相器的輸出端，且該第二反相器的輸出端耦接至該第一晶體管的控制端； 一輸出反相器，該輸出反相器的輸入端耦接至該第二反相器的輸出端，且在該輸出反相器的輸出端產(chǎn)生一延遲輸出信號。
9.根據(jù)權(quán)利要求8所述的存儲裝置，其特征在于，該信號延遲電路還包括: 一輸出緩沖器，具有一輸入端以I禹接該反相器的輸出端，并且具有一輸出端以用于輸出該延遲列信號。
10.根據(jù)權(quán)利要求8所述的存儲裝置，其特征在于，該第一電容器包括: 一第二晶體管，其具有第一端、第二端和控制端，該第二晶體管的控制端耦接至該第一反相器的輸出端，該第二晶體管的第`一端和第二端耦接至該第一參考電壓。
11.根據(jù)權(quán)利要求10所述的存儲裝置，其特征在于，該第一晶體管和該第二晶體管為P型晶體管，且該第一參考電壓為一工作電壓。
12.根據(jù)權(quán)利要求11所述的存儲裝置，其特征在于，該第一反相器包括: 一第三晶體管，其具有第一端、第二端和控制端，該第三晶體管的第一端耦接至該第一參考電壓，該第三晶體管的第二端耦接至該第一反相器的輸出端； 一第四晶體管，其具有第一端、第二端和控制端，該第四晶體管的第一端耦接至該第三晶體管的第二端，該第四晶體管的控制端耦接至該第三晶體管的控制端以接收該輸入信號；以及 一第五晶體管，其具有第一端、第二端和控制端，該第五晶體管的第一端耦接至該第四晶體管的第二端，該第五晶體管的控制端耦接至該第四晶體管的控制端，且該第五晶體管的第二端耦接至一第二參考電壓。
13.根據(jù)權(quán)利要求12所述的存儲裝置，其特征在于，該信號延遲電路還包括: 一第六晶體管，其具有第一端、第二端和控制端，該第六晶體管的第一端耦接至該第四晶體管的第二端，該第六晶體管的控制端耦接至該第一反相器的輸出端；以及 一第七晶體管，其具有第一端、第二端和控制端，該第七晶體管的第一端耦接至該第六晶體管的第二端，該第七晶體管的控制端耦接至該第二參考電壓，且該第七晶體管的第二端耦接至該第一參考電壓。
14.根據(jù)權(quán)利要求13所述的存儲裝置，其特征在于，該第三晶體管和該第七晶體管為P型晶體管，該第四晶體管、該第五晶體管和該第六晶體管皆為N型晶體管，且該第一參考電壓為一工作電壓，該第二參考電壓為一接地電壓。
15.根據(jù)權(quán)利要求11所述的存儲裝置，其特征在于，該信號延遲電路還包括: 一第二電容器，該第二電容器的第一端耦接至該工作電壓； 一通道閘，該通道閘的第一端耦接至該第二電容器的第二端，該通道閘的第二端耦接至該第一反相器的輸出端，根`據(jù)一控制信號導(dǎo)通或關(guān)閉該通道閘。
【文檔編號】H03K5/13GK103873028SQ201310120499
【公開日】2014年6月18日 申請日期:2013年4月9日 優(yōu)先權(quán)日:2012年12月12日
【發(fā)明者】安南沙瓦, 方楚昂 申請人:南亞科技股份有限公司